LAYOUT DESIGN OF INTEGRATED CIRCUIT WITH THROUGH-SUBSTRATE VIA

To provide a method of manufacturing an IC, capable of reducing an impact on the performance of an active device in an active region.SOLUTION: A method includes generating: a pattern of a first shallow trench isolation (STI) region and a pattern of a TSV region 200 within the first STI region; and a pattern of a second STI region surrounding the first STI region. The second STI region includes: a first layout region surrounded by a first boundary 202 and a second boundary 204; and a second layout region that is an area outside the first boundary 202. The second layout region is separated from the first STI region by the first layout region, first active regions 208 of a group of dummy devices being defined within the first layout region, and second active regions 206 of a group of active devices being defined within the second layout region. Each of the first active regions has substantially identical dimension in a first direction.SELECTED DRAWING: Figure 5 【課題】アクティブ領域内のアクティブデバイスの性能に対する影響を低減するＩＣの製造方法を提供する。【解決手段】第１のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域のパターン及び前記第１のＳＴＩ領域内のＴＳＶ領域２００のパターンと、第１のＳＴＩ領域を囲む第２のＳＴＩ領域のパターンとを生成することを含む。第２のＳＴＩ領域は、第１の境界２０２と第２の境界２０４とで囲まれた第１のレイアウト領域と、第１の境界２０２の外側のエリアである第２のレイアウト領域を含む。第２のレイアウト領域は、第１のＳＴＩ領域から、第１のレイアウト領域、第１のレイアウト領域内で規定されるダミーデバイス群の第１のアクティブ領域２０８及び第２のレイアウト領域内で規定されるアクティブデバイス群の第２のアクティブ領域２０６によって分離されている。各第１のアクティブ領域は、第１の方向に実質的に同一の寸法を有する。【選択図】図５