PLL SYNTHESIZER CIRCUIT

To provide a PLL synthesizer circuit capable of extending a dynamic range for changing a frequency while alleviating a voltage stress related to a circuit element.SOLUTION: In a PLL synthesizer circuit 1, a charge pump 8 of a PLL circuit part 5 generates a charge and discharge current depending on a phase difference between a clock signal having a reference frequency and a feedback clock signal that are inputted from a phase comparator 7. A power supply circuit 4 is configured so that a power supply voltage to be supplied to the charge pump is variable. A VCO 10 changes an oscillation frequency depending on a control signal obtained by converting the charge and discharge current into a DC voltage. A frequency divider 11 inputs a signal obtained by dividing a frequency of an oscillation signal outputted from the VCO at a division ratio including a part below a decimal point to a phase comparator as the feedback clock signal. The controller 3 inputs a control code for controlling a voltage to the power supply circuit, and inputs a control code for setting the division ratio to the frequency divider.SELECTED DRAWING: Figure 1 【課題】回路素子に係る電圧ストレスを軽減しつつ、周波数を変化させるダイナミックレンジを拡張できるＰＬＬシンセサイザ回路を提供する。【解決手段】ＰＬＬシンセサイザ回路１において、ＰＬＬ回路部５のチャージポンプ８は、位相比較器７より入力される、基準周波数のクロック信号とフィードバッククロック信号の位相差に応じた充放電電流を発生する。電源回路４はチャージポンプに供給する電源の電圧が可変に構成され、ＶＣＯ１０は、充放電電流が直流電圧に変換されたコントロール信号に応じて発振周波数を変更する。分周器１１は、ＶＣＯより出力される発振信号の周波数を小数点以下も含む分周比に分周した信号をフィードバッククロック信号として位相比較器に入力する。コントローラ３は電源回路に電圧を制御する制御コードを入力すると共に、分周器に分周比を設定する制御コードを入力する。【選択図】図１