SEMICONDUCTOR DEVICE

To provide a delay circuit suitable for a FinFET.SOLUTION: A semiconductor device comprises a first inverter and a second inverter connected in series to the first inverter. Each of the first and second inverters comprises a p-channel type transistor and an n-channel type transistor. The numbers of...

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Bibliographische Detailangaben
1. Verfasser:	OKAGAKI TAKESHI
Format:	Patent
Sprache:	eng ; jpn
Schlagworte:	BASIC ELECTRIC ELEMENTS ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ELECTRICITY SEMICONDUCTOR DEVICES
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Beschreibung
Zusammenfassung:	To provide a delay circuit suitable for a FinFET.SOLUTION: A semiconductor device comprises a first inverter and a second inverter connected in series to the first inverter. Each of the first and second inverters comprises a p-channel type transistor and an n-channel type transistor. The numbers of projection semiconductor layers that configure active regions of the p-channel type transistor and the n-channel type transistor of the second inverter are less than the numbers of projection semiconductor layers that configure active regions of the p-channel type transistor and the n-channel type transistor of the first inverter, respectively.SELECTED DRAWING: Figure 13 【課題】ＦｉｎＦＥＴに適した遅延回路を提供することにある。【解決手段】半導体装置は第１のインバータとそれと直列に接続される第２のインバータとを備える。第１および第２のインバータはそれぞれｐチャネル型トランジスタとｎチャネル型トランジスタとを備える。第２のインバータのｐチャネル型トランジスタとｎチャネル型トランジスタの活性領域を構成する突起半導体層の本数は、それぞれ第１のインバータのｐチャネル型トランジスタとｎチャネル型トランジスタの活性領域を構成する突起半導体層の本数よりも少ない。【選択図】図１３