MULTILAYER WIRING STRUCTURE AND MANUFACTURING METHOD THEREOF
SOLUTION: A wiring structure comprises a multilayer wiring structure in which a plurality of wiring layers are stacked and a plurality of bumps 126 disposed above the multilayer wiring structure and electrically connected to any one of the plurality of wiring layers. The top of at least one of the b...
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Hauptverfasser: | , |
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Format: | Patent |
Sprache: | eng ; jpn |
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Zusammenfassung: | SOLUTION: A wiring structure comprises a multilayer wiring structure in which a plurality of wiring layers are stacked and a plurality of bumps 126 disposed above the multilayer wiring structure and electrically connected to any one of the plurality of wiring layers. The top of at least one of the bumps is flat, and the area of the flat region is 10% or more of the area grasped when the entire bump is viewed from above. The ratio of the lower base to the upper base of the bump is 1:0.31 or more, and two or more of the bumps are arranged in a square of 100 μm on a side centering on the center of the bumps.EFFECT: The connectivity with a semiconductor element connected to a bump is improved.SELECTED DRAWING: Figure 1
【解決手段】複数の配線層が積層された多層配線構造と、前記多層配線構造の上方に配置され、前記複数の配線層のいずれか一の配線層に電気的に接続された複数のバンプ126と、を有する。複数のバンプのうち少なくとも1つの頂部が平坦な配線構造体である。前記平坦な領域の面積が前記バンプ全体を上方視した際に把握される面積の10パーセント以上である。前記バンプの下底と上底との比が1:0.31以上である。前記バンプの中心を中心とした一辺100μmの正方形内に2個以上の前記バンプが配置されている。【効果】前記バンプと接続される半導体素子との接続性が向上する。【選択図】図1 |
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