SEMICONDUCTOR DEVICE

To provide a technology that is advantageous for reducing SRAM bit cell area in a semiconductor device.SOLUTION: In a semiconductor device comprising an SRAM bit cell which includes a first load transistor and a first drive transistor, the SRAM bit cell includes a first active region in which the first load transistor is arranged and a second active region in which the first drive transistor is arranged, and a first gate electrode pattern that crosses the first active region and the second active region and that constitutes a gate electrode of the first load transistor and a gate electrode of the first drive transistor, and a first length in which the first gate electrode pattern protrudes from the first active region in a direction opposite to a side of the second active region is shorter than a second length in which the first gate electrode pattern protrudes from the second active region in a direction opposite to a side of the first active region.SELECTED DRAWING: Figure 2 【課題】半導体装置において、ＳＲＡＭビットセルの面積を小さくするのに有利な技術を提供する。【解決手段】第１の負荷トランジスタと第１の駆動トランジスタとを含むＳＲＡＭビットセルを備える半導体装置であって、ＳＲＡＭビットセルは、第１の負荷トランジスタの配された第１の活性領域および第１の駆動トランジスタの配された第２の活性領域と、第１の活性領域および第２の活性領域と交差し、第１の負荷トランジスタのゲート電極および第１の駆動トランジスタのゲート電極を構成する第１のゲート電極パターンと、を含み、第１のゲート電極パターンが第１の活性領域から第２の活性領域の側とは反対の方向に突出する第１の長さが、第１のゲート電極パターンが第２の活性領域から第１の活性領域の側とは反対の方向に突出する第２の長さよりも短い。【選択図】図２