LAYOUT DESIGN METHOD AND LAYOUT DESIGN APPARATUS OF SEMICONDUCTOR DEVICE

PROBLEM TO BE SOLVED: To eliminate clock buffers excessively inserted by clock tree synthesis (CTS) and to reduce power consumption of a semiconductor device.SOLUTION: A layout design method includes selecting, from a clock tree obtained by CTS: a clock line that has a fanout of a prescribed value or less, includes a clock buffer in the middle, and has a total wiring length of a prescribed length or more; and a clock line in which the degree of density of arranged flip flops as supply destination of clock is a prescribed degree or more, and inter-clock skew given to each flip flop is a prescribed value or less. The method further includes considering a possibility of eliminating or reducing the size of the clock buffer interposed in the selected clock line.SELECTED DRAWING: Figure 1 【課題】 ＣＴＳにより余分に挿入されるクロックバッファを削除し、半導体装置の消費電力の低減を可能にする。【解決手段】 ＣＴＳにより得られたクロックツリーから、ファンアウトが所定値以下であり、かつ、クロックバッファを途中に含み、かつ、総配線長が所定長以上であるクロックラインと、クロックの供給先である各フリップフロップの配置の密集の程度が所定程度以上であり、かつ、各フリップフロップに与えられるクロック間のスキューが所定値以下であるクロックラインとを選択する。そして、選択したクロックラインに介在するクロックバッファの削除またはサイズ削減の可能性を検討する。【選択図】図１