SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME

PROBLEM TO BE SOLVED: To inhibit over etching of an element isolation insulation film and an impurity diffusion layer to suppress junction leakage in a contact structure having a high aspect ratio in an LSI device on which a DRAM cell and a logic are loaded in a mixed manner.SOLUTION: A semiconductor device comprises: a first etching stopper layer 121 which covers a peripheral MOS transistor; a second etching stopper layer 122 formed on an upper layer of a capacitor part of a DRAM memory cell; and impurity diffusion layers 113 of the peripheral MOS transistor connected to a metal wiring layer formed in the upper layer of the capacitor part by an electrode layer 131 which pierces the first and second etching stopper layers 121, 122, wherein at least one of the impurity diffusion layers 113 is connected with an electrode layer 131 on a boundary of an element isolation insulation layer 102 and a depth of a bottom of the electrode layer 131 formed on the element isolation insulation film 102 from a surface of the impurity diffusion layer 113 is formed shorter than a junction depth of the impurity diffusion layer 113.SELECTED DRAWING: Figure 1 【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。【選択図】図１