DATA PROCESSING CIRCUIT

PROBLEM TO BE SOLVED: To suppress lowering of access speed incident to increase in the word length, in a memory where an error correction code is read while being added in units of word data including a plurality of partial word, i.e., an external access unit.SOLUTION: Word data is constituted of body data being divided into a plurality of partial words and redundant data, and an error processing circuit is added to a memory. The redundant data is error correction additional bits generated from the body data based on a predetermined error correction algorithm, and is a plurality of parity bits corresponding to a plurality of partial words, respectively. The error processing circuit includes an error correction circuit into which word data read from the memory are inputted in parallel, and a parity inspection circuit. The error correction circuit determines the error type by using the redundant data contained in the word data, and corrects the correctable errors. The parity inspection circuit performs parity inspection, based on the partial word subjected to access request and the corresponding parity bits.SELECTED DRAWING: Figure 6 【課題】外部からのアクセス単位である部分ワードを複数個含むワードデータの単位で誤り訂正符号が付加され読み出されるメモリにおいて、ワード長の増加に伴うアクセス速度の低下を抑える。【解決手段】ワードデータは、複数の部分ワードに分割される本体データと冗長データで構成され、メモリにはエラー処理回路が付加される。冗長データは、全体が所定の誤り訂正アルゴリズムに基づいて本体データから生成された誤り訂正付加ビットであり、且つ、複数の部分ワードにそれぞれ対応する複数のパリティビットである。エラー処理回路は、メモリから読み出されるワードデータが並列に入力される、誤り訂正回路とパリティ検査回路とを備える。誤り訂正回路は、ワードデータに含まれる冗長データを用いてエラー種別を判定し訂正可能なエラーを訂正する。パリティ検査回路は、アクセス要求された部分ワードと対応するパリティビットとに基づいて、パリティ検査を行う。【選択図】図６