PHASE LOCKED LOOP

PROBLEM TO BE SOLVED: To decrease power consumption of a phase locked loop by suppressing frequency drift of an output signal from a voltage controlled oscillator.SOLUTION: A DLL 10 includes a delay circuit 10A for delaying a fundamental clock signal Clk, a phase comparator 10B for comparing phases of the fundamental clock signal Clk and an output signal of the delay circuit 10A, and outputting a phase difference signal d2 according to the phase difference, and a loop filter 10C for converting the phase difference signal d2 to a control voltage V2. If operating time after operation start is longer than a predetermined setting time, a control circuit 9 turns off power to a variable divider 2, a reference oscillator 3, a reference divider 4, a phase comparator 5, and a charge pump 7, with a power supply control signal Sp, and turns off a switch 8 with a switch control signal Ss. Control of a voltage controlled oscillator 1 is switched from control with a control voltage V1 to control with the control voltage V2.SELECTED DRAWING: Figure 1 【課題】電圧制御発振器からの出力信号の周波数変動を抑制し、位相同期ループの消費電力を低減する。【解決手段】ＤＬＬ１０は、基本クロック信号Ｃｌｋを遅延させる遅延回路１０Ａと、基本クロック信号Ｃｌｋと遅延回路１０Ａの出力信号の位相を比較し、位相差に応じた位相差信号ｄ２を出力する位相比較器１０Ｂと、位相差信号ｄ２を制御電圧Ｖ２に変換するループフィルタ１０Ｃとを備える。制御回路９は、動作開始後の動作時間が予め設定した設定時間より長いなら、電源制御信号Ｓｐにより可変分周器２、基準発振器３、基準分周器４、位相比較器５、チャージポンプ７の電源をオフさせ、スイッチ制御信号Ｓｓによりスイッチ８をオフさせる。電圧制御発振器１の制御は、制御電圧Ｖ１による制御から制御電圧Ｖ２による制御に切り替わる。【選択図】図１