METHOD OF MANUFACTURING LAMINATION DEVICE

PROBLEM TO BE SOLVED: To reduce the number of processes when a plurality of wafers are laminated.SOLUTION: A plurality of laminated semiconductor wafers (10, 20, and 30) are adhered onto a base wafer (110) to form a lamination wafer (60). On surfaces of the semiconductor wafers, conductive connector...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Hauptverfasser: KODAMA SHOICHI, KIM YONG SUK, MAEDA NOBUHIDE
Format: Patent
Sprache:eng ; jpn
Schlagworte:
Online-Zugang:Volltext bestellen
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
Beschreibung
Zusammenfassung:PROBLEM TO BE SOLVED: To reduce the number of processes when a plurality of wafers are laminated.SOLUTION: A plurality of laminated semiconductor wafers (10, 20, and 30) are adhered onto a base wafer (110) to form a lamination wafer (60). On surfaces of the semiconductor wafers, conductive connectors (14, 24, and 34) formed of a conductive member not reacting to an etchant and connected with semiconductor devices (13, 23, and 33) are formed. The respective conductive connectors have openings (14a, 24a, and 34a) where etching is performed. After the formation of the lamination wafer, a hole (66) that collectively penetrates through from the semiconductor device of the uppermost first semiconductor wafer to the semiconductor device of the lowermost third semiconductor wafer is formed by etching. Thereafter, the hole is filled with a metal to form a collective through electrode (70), and the respective semiconductor devices of the respective laminated semiconductor wafers are connected with each other. 【課題】複数枚のウェーハを積層する際のプロセス数を減少できるようにすること。【解決手段】積層させた複数の半導体ウェーハ(10、20、30)をベースウェーハ(110)に貼り合わせて積層ウェーハ(60)を形成する。半導体ウェーハの表面には、エッチング剤に反応しない導電性部材で形成されて半導体デバイス(13、23、33)に接続される導電性接続部(14、24、34)が形成されている。各導電性接続部は、エッチングがなされる開口(14a、24a、34a)を有している。積層ウェーハの形成後、最上層の第1半導体ウェーハの半導体デバイスから最下層の第3半導体ウェーハの半導体デバイスまで一括で貫通する孔(66)をエッチングで形成する。その後、孔に金属を充填して一括貫通電極(70)を形成し、積層された各半導体ウェーハの各半導体デバイス間を接続する。【選択図】図15