Procédé et circuit de protection d'un dispositif de mémoire DRAM de l'effet de martelagede rang

L'invention porte sur un procédé de protection d'un dispositif de mémoire DRAM de l'effet de martelage de rang, le dispositif de mémoire comprenant une pluralité de bancs composés de rangs mémoire, le procédé étant mise en œuvre par au moins une logique de prévention configurée pour associer respectivement des sections contiguës de rangs d'un banc à des sous-bancs et pour exécuter, à chaque activation d'un rang d'un sous-banc (b) de la mémoire, une étape d'incrémentation d'un nombre requis de rafraichissement préventif (REFRESH_ACC ; REFRESH_ACC/PARAM_D) du sous-banc (b) à l'aide d'un seuil d'activations (PARAM_D) du sous-banc (b). La logique de prévention est également configurée pour exécuter une séquence de rafraichissement préventif des sous-bancs selon leur nombre requis de rafraichissement préventif. L'invention porte également sur un dispositif de mémoire DRAM ou contrôleur d'une telle mémoire comprenant la logique de prévention de l'effet de martelage de rang. ( Figure 1a ) A method of protecting a DRAM memory device from the row hammer effect includes the memory device comprising a plurality of banks composed of memory rows, the method being implemented by at least one logic prevention device configured to respectively associate contiguous sections of rows of a bank with sub-banks and to execute, on each activation of a row of a sub-bank (b) of the memory, an increment step of a required number of preventive refreshments (REFRESH_ACC; REFRESH_ACC/PARAM_D) of the sub-bank (b) using an activation threshold (PARAM_D) of the sub-bank (b). The prevention logic is also configured to execute a preventive refresh sequence of the sub-banks according to their required number of preventive refreshes. A DRAM memory device, a buffer circuit or a controller of such a memory may comprise the logic for preventing the row hammer effect.