CHAINE DE BALAYAGE EN PERIPHERIE POUR MEMOIRE EN PILE

Un mode de réalisation d'un périphérique mémoire comprend un élément système et une pile mémoire comprenant une ou plusieurs couches de puce mémoire, chaque couche de puce mémoire comprenant des cellules entrée-sortie (E/S) et une chaîne de balayage en périphérie pour les cellules E/S. Une chaîne de balayage en périphérie d'une couche de puce mémoire comprend une partie de chaîne de balayage pour chacune des cellules E/S, la partie de chaîne de balayage pour une cellule E/S comprenant un premier multiplexeur de logique de balayage, un verrou de logique de balayage, une entrée du verrou de logique de balayage étant couplée à une sortie du premier multiplexeur de logique de balayage, et un décodeur pour fournir des signaux de commande à la chaîne de balayage en périphérie. A boundary scan chain for stacked memory. An embodiment of a memory device includes a system element and a memory stack including one or more memory die layers, each memory die layer including input-output (I/O) cells and a boundary scan chain for the I/O cells. A boundary scan chain of a memory die layer includes a scan chain portion for each of the I/O cells, the scan chain portion for an I/O cell including a first scan logic multiplexer a scan logic latch, an input of the scan logic latch being coupled with an output of the first scan logic multiplexer, and a decoder to provide command signals to the boundary scan chain.