CIRCUIT MOS DYNAMIQUE NE DEPENDANT PAS D'UN RAPPORT DE RESISTANCES DESTINE A CONSTITUER DES CIRCUITS LOGIQUES DIVERS
L'invention concerne un circuit dynamique ne dépendant pas d'un rapport de résistances pour des applications à divers circuits logiques. Un circuit logique 20 selon l'invention reçoit un signal d'entrée et délivre un signal de sortie retardé. Le circuit logique comporte une sourc...
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Format: | Patent |
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Zusammenfassung: | L'invention concerne un circuit dynamique ne dépendant pas d'un rapport de résistances pour des applications à divers circuits logiques. Un circuit logique 20 selon l'invention reçoit un signal d'entrée et délivre un signal de sortie retardé. Le circuit logique comporte une source de tension d'alimentation, un transistor de charge préalable 30 commandé par la première phase d'horloge, un transistor de décharge 32 commandé par la seconde phase d'horloge et un circuit logique 34 connecté au transistor de décharge 32 et présentant un circuit de décharge vers la masse. L'invention s'applique notamment à la réalisation de circuits à retard, de circuits de tampon-inverseur, de circuits diviseurs, etc. (CF DESSIN DANS BOPI)
A logic circuit (20) is provided for receiving an input signal and for generating a delayed output signal being clocked by first and second non-overlapping clock phases. Logic circuit (20) includes a voltage supply (V). A precharge transistor (30) is interconnected to the voltage supply (V) and is clocked by the first clock phase. A discharge transistor (32) is interconnected to the precharge transistor (30) thereby defining a first node (A) and is clocked by the second clock phase to conditionally discharge the first node (A). An input logic circuit (34) is interconnected to the discharge transistor (32) thereby defining a second node (B) for providing a discharge path from the first node (A) to a ground voltage potential, the input logic circuit (34) is connected to receive the input signal. An output transistor (36) is interconnected to the first node (A) for generating the delayed output signal. The output transistor (36) is clocked by the second clock phase. A capacitor (38) is interconnected to the first node (A) and the output transistor (36) and is clocked by the second clock phase for maintaining the first node (A) at a predetermined voltage level by a bootstrapping operation. |
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