Gestor físico de barrera de sincronización entre procesos múltiples

Dispositivo informático con barrera de sincronización, que comprende: - una memoria (RAM, 202), - una unidad de tratamiento que es capaz de procesar multiprocesos en diferentes procesadores (PZ, 200) y que permite una ejecución en paralelo de los bloques (B) mediante procesos (P), estando asociados...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Hauptverfasser: MENYHART, Zoltan, CHICHEPORTICHE, Jordan, PAIRAULT, Jean-Jacques, SOLINAS, Angelo, JEAUGEY, Sylvain, DERRADJI, Saïd, COUVEE, Philippe
Format: Patent
Sprache:spa
Schlagworte:
Online-Zugang:Volltext bestellen
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
Beschreibung
Zusammenfassung:Dispositivo informático con barrera de sincronización, que comprende: - una memoria (RAM, 202), - una unidad de tratamiento que es capaz de procesar multiprocesos en diferentes procesadores (PZ, 200) y que permite una ejecución en paralelo de los bloques (B) mediante procesos (P), estando asociados dichos bloques (B) por grupos en fases de trabajo (W) sucesivos, - un circuito de hardware (HBM, 400) con un espacio de dirección utilizable para la memoria (RAM, 202), que puede recibir una llamada de cada proceso (P) que indica la finalización de la ejecución de un bloque (B) en curso, y cada llamada incluye datos, incluyendo el proceso (P) un primer grupo de procesos y un segundo grupo de procesos, independientes entre sí, estando configurado dicho circuito de hardware (HBM, 400) para realizar un primer nivel de sincronización de los procesos (P) del primer grupo, respectivamente del segundo grupo, realizando las siguientes etapas: - extraer el número de procesos del primer grupo, respectivamente del segundo grupo, a partir de una primera llamada de un proceso del primer grupo, respectivamente del segundo grupo, - realizar una cuenta atrás de este número a partir de otras llamadas, siendo sincronizados los procesos del primer grupo, respectivamente del segundo grupo, cuando la cuenta atrás indica que se ha ejecutado el conjunto de los bloques (B) del proceso del primer grupo, respectivamente del segundo grupo, de la fase de trabajo (W) en curso, estando configurado dicho circuito de hardware (HBM, 400) además para: - cuando se ha realizado el primer nivel de sincronización para el primer grupo, respectivamente para el segundo grupo, elegir como maestro uno de los procesos (P) del primer grupo, respectivamente del segundo grupo, - enviar una respuesta al proceso maestro del primer grupo, respectivamente del segundo grupo, indicando que este proceso es el maestro del primer grupo, respectivamente del segundo grupo, de modo que el proceso maestro del primer grupo y el proceso maestro del segundo grupo realizan un segundo nivel de sincronización para sincronizar el primer grupo y el segundo grupo entre sí, - recibir una llamada del proceso maestro del primer grupo, respectivamente del segundo grupo, indicando que el proceso maestro ha realizado el segundo nivel de sincronización, - después de la recepción de la llamada del proceso maestro del primer grupo y de la llamada del proceso maestro del segundo grupo indicando que el proceso maestro del primer grupo y el