GRADACION EXPANSIVA DE CPU CON RECONOCIMIENTO DE SUBCLASE DE INTERRUPCION DE E/S

UNA INTERFACE DE LA CPU QUE RECONOCE UN GRAN NUMERO DE COLAS DE INTERRUPCION DE E/S EN UN SISTEMA DE PROCESAMIENTO DE DATOS LOGICAMENTE DIVIDIDO. DIFERENTES PARTICIONES PUEDEN CONTENER DIFERENTES SISTEMAS OPERATIVOS HUESPED. LA INTERFACE DE LA CPU CONTROLA HASTA QUE PUNTO RESPONDEN LAS CPUS A LAS INTERRUPCIONES DE E/S PUESTAS EN NUMEROSAS COLAS CONTROLADAS POR EL HARDWARE. UN PROGRAMA HIPERVISOR PRINCIPAL COMUNICA CON LOS SISTEMAS OPERATIVOS HUESPED. LOS HUESPEDES UTILIZAN LAS INTERRUPCIONES DE E/S EN EL CONTROL DE LA COMUNICACION DE SUS PROGRAMAS EN LAS CPUS DE UN SISTEMA. LA INVENCION PERMITE QUE LAS DIFERENTES PARTICIONES HUESPED DEL SISTEMA EXCEDAN EL NUMERO DE SUBCLASES DE INTERRUPCION DE E/S (ISCS) CONSTRUIDAS EN EL SISTEMA, Y PERMITE QUE LOS CONTROLES DE COMUNICACION DE CADA SISTEMA OPERATIVO HUESPED SEA SENSIBLE A LAS DIFERENTES PRIORIDADES DE VARIOS PROGRAMAS QUE FUNCIONAN BAJO UN HUESPED RESPECTIVO. LA INVENCION PERMITE QUE LA CPU CONTROLE ESE SOPORTE ALERTANDO AL HUESPED DE LAS INTERRUPCIONES DE E/S PERMITIDAS, Y PROPORCIONA UN ACCESO CONTROLADO A LA CPU PARA PERMITIR EL MANEJO DEL HUESPED DIRECTO DE LAS INTERRUPCIONES DE E/S HUESPEDES. A CPU interface recognizing a large very number of I/O interruption queues in a logically partitioned data processing system. Different partitions may contain different guest operating systems. The CPU interface controls how plural CPUs respond to I/O interruptions put on numerous hardware-controlled queues. A host hypervisor program dispatches the guest operating systems. The guests use the I/O interruptions in controlling the dispatching of their programs on the CPUs in a system. The invention allows the number of guest partitions in the system to exceed the number of I/O interruption subclasses (ISCs) architected in the system, and enables the dispatching controls of each guest operating system to be sensitive to different priorities for plural programs operating under a respective guest. The invention provides CPU controls that support alerting the host to enabled I/O interruptions, and provides CPU controlled pass-through for enabling direct guest handling of the guests I/O interruptions.