MACROCIRCUITO ANALOGICO EMPOTRADO EN UNA RED DE PUERTAS DIGITALES

SE DESCRIBE UN CHIP DE MATRIZ DE PUERTA LOGICA SIMPLE QUE TIENE UNA PRIMERA PORCION DEDICADA A LA GENERACION DE UNA O MAS SEÑALES DE RELOJ Y LA OTRA PARTE QUE QUEDA OCUPADA POR LOS CIRCUITOS LOGICOS. LA PRIMERA PORCION USA LA MISMA CELULA MATRIZ PUERTA DISEÑADA COMO PARTE INTEGRANTE EN LOS CIRCUITOS LOGICOS DE LA PORCION QUE QUEDA. AMBAS PORCIONES SE POTENCIAN MEDIANTE MODELOS METALIZADOS DE MATRICES PUERTA SIMILARES, AUNQUE ALGUNAS DE LAS CELULAS DE LAS FUENTES DE SEÑAL DE RELOJ SON DESCONECTADAS DESDE EL CHIP NORMAL QUE POTENCIA LOS BUSSES Y SE POTENCIA EN CAMBIO POR LOS RESPECTIVOS GENERADORES DE SEÑAL. CADA SEÑAL DE CONTROL REPRESENTA LA DIFERENCIA DE FRECUENCIA ENTRE UNA SEÑAL DE RELOJ DADA Y UNA SEÑAL DE REFERENCIA. LAS CELULAS QUE SE POTENCIAN MEDIANTE UNA SEÑAL DE CONTROL DADA INTRODUCEN UN RETRASO DE SEÑAL PROPORCIONAL PARA CONDUCIR LA FRECUENCIA DE LA SEÑAL DE RELOJ DENTRO DE UNA PREFIJADA RELACION CON LA FRECUENCIA DE LA SEÑAL DE REFERENCIA. A single logic gate array chip (1) is disclosed having a first portion (2) dedicated to the generation of one or more clock signals and the remaining portion (3) occupied by logic circuits. The first portion (2) uses the same gate array cell design as embodied in the logic circuits of the remaining portion (3). Both portions are powered by similar gate array metallization patterns, although some of the cells of the clock signal sources are disconnected from the normal chip powering busses and are powered instead by respective control signal generators. Each control signal represents the frequency difference between a given clock signal and a reference signal. The cells which are powered by a given control signal introduce a commensurate signal delay to drive the clock signal frequency into a predetermined relationship with the frequency of the reference signal.