CIRCUITO GENERADOR DE TEMPORIZACION DIGITAL Y REGULADOR DE VOLTAJE

UN GENERADOR DIGITAL DE REGULACION DE SEÑALES Y CIRCUITO DEL VOLTAJE, ESTA PROVISTO. EN UNA EXPRESION EL CIRCUITO INCLUYE UNA LINEA DE RETRASO, LA LINEA OPERANDO CON EL VOLTAJE ESTA DERIVADA DESDE UNAS SEÑALES DE POTENCIA, REGULADA DIGITALMENTE ENCODIFICADAS TRANSMITIDAS POR UN CIRCUITO DE CONTROL AISLANTE LOGICO. LA LINEA DE RETRASO RECIBE Y PROPAGA MAS SEÑALES DIGITALMENTE ENCODIFICADAS. LA SALIDA DE LAS FASES ELEGIDAS DE LA LINEA DE RETRASO ES CONECTADA A UNA SEÑAL PROVISTA DE REGULACION MULTIFASICA PARA UTILIZAR POR UNA ASOCIACION DE CIRCUITOS LOGICOS, UNA PLURALIDAD DE VALVULAS TIEEN ENTRADAS CONECTADAS CON VARIAS FASES DE LA LINEA DE RETRASO QUE RECIBEN SEÑALES REGULADAS ELEGIDAS, ASI ELLO SE PROPAGA A LO LARGO DE LA LINEA DE RETRASO. EL AUMENTO DE LA OPERACION DE VOLTAJE CAUSA LA REGULACION SELECTA DE SEÑALES PARA ACTIVAR SECUENCIALMENTE LAS VALVULAS. LA SALIDA DE CADA VALVULA ACTIVADORA CRECE HACIA ARRIBA Y EL FLUJO DE CORRIENTE A TRAVES DE UNA ASOCIACION CON UNA FUERZA DE RESISTENCIA CONECTADA ENTRE LA SALIDA DE LA VALVULA Y RECTIFICAN PARA CONTINUAMENTE FORZAR EL SUPLEMENTO DE VOLTAJE Y PARA ALLI REGULARLO. EN UNA VARIACION DE ESTA EXPRESION DOS Y TRES NIVELES DE VALVULAS Y FUERZA DE RESISTENCIA SON PROVISTOS PARA QUE LA FUERZA PREGRESIVA DEL VOLTAJE SUMINISTRADO ALLI MISMO PROVEA UNA REGULACION ADICIONAL. EN OTRA EXPRESION UN ANILLO OSCILADOR COMPRENDE UNOS GENERADORES CMOS QUE INVIERTEN LAS SEÑALES DE REGULACION. LA LINEA OSCILADORA CONSUME CORRIENTE EN APROXIMADAMENTE EL CUADRADO DE LA RELACION CON EL INCREMENTO EN SU VOLTAJE SUMINISTRADO Y LOS VOLTAJES REGULADOS POR ALLI. A digital timing signal generator and voltage regulator circuit is provided. In one embodiment the circuit includes a delay line. The delay line operating voltage is derived from digitally encoded power/timing signals transmitted by an isolated logic control circuit. The delay line receives and propagates the digitally encoded signals. Outputs of selected stages of the delay line are tapped to provide multiphasic timing signals for use by associated logic circuits. A plurality of gates having inputs connected to various stages of the delay line receive selected timing signals as they propagate along the delay line. Increases in the operating voltage cause the selected timing signals to sequentially activate the gates. The output of each activated gate then goes high and current flows through an associated load resistor connected between the output of the gate and ground to c