Dynamic RAM device with reduced refresh time, and corresponding refresh procedure

The architecture allows a block of pulses to be delivered which are above that required for transfer of the column data to the grid/source transistor memory. Toutes les cellules-mémoire (CM) d'une même colonne sont connectées entre deux métallisations de colonne (BL, BLN), et comprennent chacune quatre transistors à effet de champ à grilles isolées comprenant deux transistors de mémorisation (T3, T4) possédant tous les deux un même premier quotient entre leur largeur de canal (W1) et leur longueur de canal (L1), et deux transistors d'accès (T1, T2) possédant tous les deux un même deuxième quotient entre leur largeur de canal (W2) et leur longueur de canal (L2). Le rapport (R) entre le premier quotient (W1/L1) et le deuxième quotient (W2/L2) est supérieur ou égal à un. Le rapport entre la capacité d'une métallisation de colonne (CP1, CP2) et la capacité grille/source de chaque transistor de mémorisation (T3, T4) est au moins égal à 50. Lors d'un cycle spécifique de rafraîchissement on sélectionne simultanément plusieurs cellules-mémoire d'une même colonne.