Method for sampling a digital signal

The method involves locking the phase of a digital signal to a clock signal. The digital signal is sampled at the same time as signal locking is performed. Test times are determined by adding a delay to the signal. The signal transitions are detected and a correspondence with the test time is analysed. The shift is then controlled after analysis of a number of shift tests over a predetermined number of consecutive clock periods. Limiting values are allocated to the sampling time delays. When these values are reached, the sampling times are shifted by a signal bit recurrence period with compensation allowing signal bit recovery. Le procédé d'échantillonnage du signal numérique en série (D), comprend un calage de phase du signal numérique sur un signal d'horloge (C) et un échantillonnage du signal numérique à des instants (Si) retardés, le calage de phase étant fait en référence aux instants d'échantillonnage et consistant à déterminer des instants de test de calage (Pi) se référant aux instants d'échantillonnage (Si) pour vérifier si des transitions du signal numérique sont en avance ou en retard de phase par rapport aux instants de test de calage. La détermination des instants de test de calage est faite en ajoutant à chaque instant d'échantillonnage (Si) un retard Y = kR/2, où k est un nombre entier impair positif non nul et R désigne la période de récurrence des bits du signal numérique (D). L'invention s'applique notamment aux systèmes informatiques et de téléinformatique, et aux systèmes de télécommunication.