ARRANGEMENT AND PROCESS FOR DETECTING AND LOCALIZING FAULTY CIRCUITS IN A STORAGE COMPONENT

On détecte des cellules de mémorisation défectueuses dans un composant de mémorisation par un procédé de contrôle automatique mis en oeuvre par un processeur (TPZ) intégré dans le composant de mémorisation. Le processeur de contrôle génère pendant le contrôle des modèles de contrôle des cellules de mémorisation de la mémoire à contrôler, évalue les signaux concernant les résultats du contrôle en fonction des modèles de contrôle, ces signaux étant émis par les cellules de mémorisation, et enregistre l'adresse des cellules défectueuses de mémorisation ainsi localisées. Le processeur de contrôle dresse alors sur la base des adresses des cellules défectueuses de mémorisation un plan de réparation au moyen duquel des rangées et des colonnes comprenant des cellules défectueuses de mémorisation sont remplacées par des rangées et des colonnes de remplacement. PCT No. PCT/DE88/00432 Sec. 371 Date Feb. 1, 1990 Sec. 102(e) Date Feb. 1, 1990 PCT Filed Jul. 11, 1988 PCT Pub. No. WO89/02122 PCT Pub. Date Mar. 9, 1989.The identification of a faulty memory cells of a memory module ensues with the assistance of a selt-test method for whose implementation a processor (TPZ) is co-integrated on the memory module. In test mode, the test processor generates test patterns for the memory cells of the memory under test, evaluates the result signals output by the memory cells as a result of the test patterns and stores the addresses of memory cells that were identified as being faulty. With the assistance of the addresses of the faulty memory cells, the test processor produces a repair plan on the basis whereof rows and clumns having faulty memory cells are replaced with the assistance of replacemnet rows and replacement columns.