PROCESS FOR FABRICATING STACKED MOS STRUCTURES

Un procédé de fabrication d'une structure d'un circuit intégré tridimensionnel auto-aligné ayant deux régions de canaux sensibles à une électrode de porte commune (7) consiste à former une région de décollage relativement épaisse (11) sur l'électrode de porte (7) et en alignement avec cette dernière. Une couche d'oxyde épaisse (16) est ensuite déposée sur la structure de manière à former un oxyde contraint (18, 19) s'étendant depuis les parois latérales de la couche de décollage. Une attaque sélective de l'oxyde contraint (18, 19) est ensuite effectuée. L'oxyde relativement épais (21) recouvrant la couche de décollage (11) est ensuite enlevé avec le décapage de la couche de décollage (11), le décapage s'effectuant au travers des parois latérales exposées de la couche de décollage. La formation d'un oxyde de porte d'un transistor à effet de champ supérieur (24) et d'un dépôt harmonique de polysilicium (26) retient le contour de l'évidement formé par le décollage. L'évidement aligné avec la porte est ensuite rempli d'un matériau de masquage dopant (30) par déposition et attaque, lequel matériau de masquage dopant (30) définit ensuite pendant l'implantation ou la diffusion une région de canaux de transistor à effet de champ supérieure (59) auto-alignée avec l'électrode de porte commune (7). A process for fabricating a self-aligned three-dimensionally integrated circuit structure having two channel regions responsive to a common gate electrode. A relatively thick lift-off region is formed over and in alignment with the gate electrode. A thick oxide layer is then deposited over the structure so as to form stressed oxide extending from the lift-off layer sidewalls. A selective etch of the stressed oxide follows. The relatively thick oxide covering the lift-off layer is then removed with the etch of the lift-off layer, the lift-off etch acting through the exposed lift-off layer sidewalls. The formation of an upper field effect transistor gate oxide and a conformal deposition of polysilicon for the channel and source/drain regions follows. The conformally deposited polysilicon retains the contour of the recess formed by the lift-off. The gate aligned recess is then filled with a dopant masking material by deposition and etching, which dopant masking material thereafter defines during implant or diffusion an upper field effect transistor channel region self-aligned with the common gate electrode. The characteristics of the upper field effect transistor can be impro