Semiconductor cell structure for a bucket brigade device and process for making same
Eine Halbleiterzellenstruktur für die Verwendung in einer Eimerkettenschaltung enthält die Kombination einer MOS-Kapazität mit einer MOSFET-Anordnung, um eine Ladungsübertragungszelle zu bilden. Dabei ist auf der einen Seite der Drindiffusion (104) und mit ihr verbunden eine dünne ionenimplantierte...
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Format: | Patent |
Sprache: | eng ; fre ; ger |
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Zusammenfassung: | Eine Halbleiterzellenstruktur für die Verwendung in einer Eimerkettenschaltung enthält die Kombination einer MOS-Kapazität mit einer MOSFET-Anordnung, um eine Ladungsübertragungszelle zu bilden. Dabei ist auf der einen Seite der Drindiffusion (104) und mit ihr verbunden eine dünne ionenimplantierte Drainverlägerung (107) angeordnet, die von einem kurzen Kanalbereich (105) von der benachbarten Draindiffusion (104') getrennt ist. Über dem Kanalbereich (105) und dem ionenimplantierten Drainvergrößerungsbereich (107) ist ein durchgehend dünner Oxidfilm gleichmäßiger Dicke (110) unterhalb des Gates (112) vorhanden. Dadurch wird die Effizienz der Ladungsübertragung von Zelle zu Zelle gesteigert und die Empfindlichkeit der Schwellwertspannung gegenüber der Source-Drain-Spannung reduziert. Das Gate (112) der Zelle überlappt zum größten Teil die Drain und nur zu einem kleinen Teil die Source, die Gate-Drain-Kapazität pro Flächeneinheit ist maximiert durch Aufrechterhaltung der gleichförmig dünnen Oxidschicht (110) über dem Gatebereich. Diese Halbleiterzellenstruktur für eine Eimerkettenschaltung kann in integrierter Technologie mit anderen logischen FET-Anordnungen bei reduzierten parasitären Kapazitäten auf einem Chip hoher Integrationsdichte realisiert werden.
The invention is the structure and process for making a bucket brigade device which comprises the merger of an MOS capacitor with an MOSFET device to form the charge transfer cell. A thin n-type region is implanted in a portion of the p-type channel region of an FET device adjacent to the drain diffusion. This structure increases the charge transfer efficiency for the cell and reduces its sensitivity of the threshold voltage to the source-drain voltage. The gate for the device has a substantial overlap over the drain and a minimal overlap over the source and the gate to drain capacitance per unit area is maximized by maintaining a uniformly thin oxide layer across the gate region. |
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