DUAL-CHIP-TAKTSYNCHRONISATION

Takte zweier Halbleiterschaltungen werden auf eine gemeinsame Taktquelle eingestellt, wenn sich sowohl die erste als auch die zweite Halbleiterschaltung in einer niedrigen Taktgeschwindigkeit befinden, in der ein Eingang/Ausgang (EA) an einer Schnittstelle zwischen der ersten und zweiten Halbleiterschaltung zu arbeiten in der Lage ist. Teilungszähler der beiden Taktgeber werden in der niedrigen Taktgeschwindigkeit synchronisiert. Die beiden Halbleiterschaltungen werden in eine hohe Taktgeschwindigkeit geschaltet, bei der es sich um ein Mehrfaches der niedrigen Taktgeschwindigkeit handelt, wobei der EA nicht in der Lage ist, in der hohen Taktgeschwindigkeit zu arbeiten. Impulse von einem Teilungszähler der ersten Schaltung werden an einen Ersatzteilungszähler der zweiten Schaltung gesendet, und dann wird ein primärer Teilungszähler des zweiten Zählers auf diesen Ersatzteilungszähler ausgerichtet, um die beiden Schaltungen in der hohen Taktgeschwindigkeit synchronisiert zu halten. Clocks of two semiconductor circuit are set to a common clock source when both the first and second semiconductor circuits are in a slow clock speed at which an input/output (IO) at an interface between the first and second semiconductor circuit is capable of operating. Division counters of the two clocks are synchronized at the slow clock speed. The two semiconductor circuits are switched to a fast clock speed that is a multiple of the slow speed, wherein the IO is not capable of operating at the fast clock speed. Pulses from a division counter of the first circuit are sent to a spare division counter of the second circuit, and then a primary division counter of the second counter is aligned to this spare division counter to keep the two circuits synchronized at the fast clock speed.