VERFAHREN UND EINRICHTUNG ZUR PERFORMANZSKALIERUNG MIT PARALLELER VERARBEITUNG DER GLEITFENSTERVERWALTUNG AUF EINER MEHRKERNARCHITEKTUR
Verfahren, Einrichtungen und Herstellungsartikel wurden zur Leistungsfähigkeitsskalierung mit paralleler Verarbeitung von Gleitfensterverwaltung auf einer Mehrkernarchitektur offenbart. Eine beispielhafte Einrichtung beinhaltet mindestens einen Speicher, Anweisungen in der Einrichtung und eine Proze...
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Format: | Patent |
Sprache: | ger |
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Zusammenfassung: | Verfahren, Einrichtungen und Herstellungsartikel wurden zur Leistungsfähigkeitsskalierung mit paralleler Verarbeitung von Gleitfensterverwaltung auf einer Mehrkernarchitektur offenbart. Eine beispielhafte Einrichtung beinhaltet mindestens einen Speicher, Anweisungen in der Einrichtung und eine Prozessorschaltungsanordnung zum Ausführen und/oder Instanziieren der Anweisungen zum Partitionieren eines Paketflusses in zwei oder mehr Teilflüsse basierend auf einer Paketflussverteilungskonfiguration, die zwei oder mehr Teilflüsse sind jeweils mit zwei oder mehr Gleitfenstern assoziiert, die in der Lage sind, parallel zu gleiten, die zwei oder mehr Teilflüsse einem Puffer bereitzustellen, um die Verteilung der zwei oder mehr Teilflüsse zu planen, die zwei oder mehr Teilflüsse aus der Warteschlange aus dem Puffer in einen oder mehrere Hardwarekerne zu verschieben und die zwei oder mehr Teilflüsse zu einer Zielvorrichtung zu übertragen.
Methods, apparatus, and articles of manufacture have been disclosed for performance scaling with parallel processing of sliding window management on multi-core architecture. An example apparatus includes at least one memory, instructions in the apparatus, and processor circuitry to at least one of execute or instantiate the instructions to partition a packet flow into two or more sub flows based on a packet flow distribution configuration, the two or more sub flows associated respectively with two or more sliding windows that are able to slide in parallel, provide the two or more sub flows to a buffer to schedule distribution of the two or more sub flows, dequeue the two or more sub flows from the buffer to one or more hardware cores, and transmit the two or more sub flows to a destination device. |
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