Leistungshalbleiteranordnung

Leistungshalbleiteranordnung, aufweisend:* einen Trägerstreifen (1a);* eine Vielzahl von Leistungshalbleiterelementen (2), die an einer ersten Hauptoberfläche des Trägerstreifens (1a) angeordnet sind; und* eine Vielzahl von Isolationselementen (6), die an einer zweiten Hauptoberfläche, die gegenüberliegend zu der ersten Hauptoberfläche angeordnet ist, des Trägerstreifens (1a) angeordnet sind,* während sie eins-zu-eins einer Vielzahl der Leistungshalbleiterelemente (2) zugeordnet sind, die an dem Trägerstreifen (1a) angeordnet sind, wobei eine Isolationsregion-Außenlinie für jedes zugeordnete Leistungshalbleiterelement (2) in Draufsicht perfekt angepasst ist an eine erweiterte Außenlinie, wobei die Isolationsregion-Außenlinie eine Außenlinie einer Region ist, in der das entsprechende Isolationselement (6) an der zweiten Hauptoberfläche angeordnet ist, wobei die erweiterte Außenlinie erhalten wird durch perfektes nach außen Versetzen einer Außenlinie einer Region, in der das entsprechende Leistungshalbleiterelement (2) an der ersten Hauptoberfläche angeordnet ist, um ein Ausmaß, das einer Dicke des Trägerstreifens (1a) entspricht,* sodass jede Isolationsregion-Außenlinie abgerundete Ecken aufweist. An object is to provide a technique in which a cost reduction in a power semiconductor device can be achieved while maintaining heat dissipation performance as much as possible. A power semiconductor device includes a leadframe, a power semiconductor element disposed on an upper surface of the leadframe, and an insulating layer disposed on a lower surface of the leadframe. At least a partial line of a peripheral line of a region where the insulating layer is disposed, on the lower surface, is aligned, in top view, with at least a partial line of an expanded peripheral line obtained by shifting outwardly, by the amount corresponding to the thickness of the leadframe, the peripheral line of the region where the power semiconductor element is disposed, on the upper surface.