Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate

Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate

Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, umfassend:Bilden eines Grabens (202) in einem Siliziumbereich (204) von einem ersten Leitfähigkeitstyp,Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens;Bilden eines Inter-Poly-Dielektrikums (214)...

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Bibliographische Detailangaben
Hauptverfasser: Herrick, Robert, Probst, Dean E, Session, Fred
Format: Patent
Sprache:ger
Schlagworte:
BASIC ELECTRIC ELEMENTS
ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
ELECTRICITY
SEMICONDUCTOR DEVICES
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container_end_page
container_issue
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container_title
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creator Herrick, Robert
Probst, Dean E
Session, Fred
description Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, umfassend:Bilden eines Grabens (202) in einem Siliziumbereich (204) von einem ersten Leitfähigkeitstyp,Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens;Bilden eines Inter-Poly-Dielektrikums (214), das eine Schicht (210) aus thermischem Oxid und eine Schicht aus konformem Dielektrikum (212) entlang einer oberen Oberfläche der Abschirmelektrode (208) umfasst;Bilden einer Gate-Elektrode (218) in dem Graben (202) über dem Inter-Poly- Dielektrikum (214),wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht (216) entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218). A method of forming shielded gate trench FET includes the following steps. A trench is formed in a silicon region of a first conductivity type. A shield electrode is formed in a bottom portion of the trench. An inter-poly dielectric (IPD) including a layer of thermal oxide and a layer of conformal dielectric is formed along an upper surface of the shield electrode. A gate dielectric lining at least upper trench sidewalls is formed. A gate electrode is formed in the trench such that the gate electrode is insulated from the shield electrode by the IPD.
format Patent
fullrecord <record><control><sourceid>epo_EVB</sourceid><recordid>TN_cdi_epo_espacenet_DE112006002077B4</recordid><sourceformat>XML</sourceformat><sourcesystem>PC</sourcesystem><sourcerecordid>DE112006002077B4</sourcerecordid><originalsourceid>FETCH-epo_espacenet_DE112006002077B43</originalsourceid><addsrcrecordid>eNqNi7EOgjAURVkcjPoPXRxJChrZEVA3B-NKKtxKQ1tI-xg0fryNcXRwuucm58yj1xVOis7BsudkWK50GxDKwrMK4UiJnsgJ65WnwXlmFLGTJbj4POhHXCjoYDjVh3yy7c_qE4nbHb7plDMEww6CsIxmUmiP1XcX0boqL_tjjHGo4UfRwILqokySlPMd5ynPsny7-dd7A72TSj4</addsrcrecordid><sourcetype>Open Access Repository</sourcetype><iscdi>true</iscdi><recordtype>patent</recordtype></control><display><type>patent</type><title>Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate</title><source>esp@cenet</source><creator>Herrick, Robert ; Probst, Dean E ; Session, Fred</creator><creatorcontrib>Herrick, Robert ; Probst, Dean E ; Session, Fred</creatorcontrib><description>Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, umfassend:Bilden eines Grabens (202) in einem Siliziumbereich (204) von einem ersten Leitfähigkeitstyp,Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens;Bilden eines Inter-Poly-Dielektrikums (214), das eine Schicht (210) aus thermischem Oxid und eine Schicht aus konformem Dielektrikum (212) entlang einer oberen Oberfläche der Abschirmelektrode (208) umfasst;Bilden einer Gate-Elektrode (218) in dem Graben (202) über dem Inter-Poly- Dielektrikum (214),wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht (216) entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218). A method of forming shielded gate trench FET includes the following steps. A trench is formed in a silicon region of a first conductivity type. A shield electrode is formed in a bottom portion of the trench. An inter-poly dielectric (IPD) including a layer of thermal oxide and a layer of conformal dielectric is formed along an upper surface of the shield electrode. A gate dielectric lining at least upper trench sidewalls is formed. A gate electrode is formed in the trench such that the gate electrode is insulated from the shield electrode by the IPD.</description><language>ger</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2020</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20200102&amp;DB=EPODOC&amp;CC=DE&amp;NR=112006002077B4$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25543,76293</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20200102&amp;DB=EPODOC&amp;CC=DE&amp;NR=112006002077B4$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>Herrick, Robert</creatorcontrib><creatorcontrib>Probst, Dean E</creatorcontrib><creatorcontrib>Session, Fred</creatorcontrib><title>Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate</title><description>Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, umfassend:Bilden eines Grabens (202) in einem Siliziumbereich (204) von einem ersten Leitfähigkeitstyp,Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens;Bilden eines Inter-Poly-Dielektrikums (214), das eine Schicht (210) aus thermischem Oxid und eine Schicht aus konformem Dielektrikum (212) entlang einer oberen Oberfläche der Abschirmelektrode (208) umfasst;Bilden einer Gate-Elektrode (218) in dem Graben (202) über dem Inter-Poly- Dielektrikum (214),wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht (216) entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218). A method of forming shielded gate trench FET includes the following steps. A trench is formed in a silicon region of a first conductivity type. A shield electrode is formed in a bottom portion of the trench. An inter-poly dielectric (IPD) including a layer of thermal oxide and a layer of conformal dielectric is formed along an upper surface of the shield electrode. A gate dielectric lining at least upper trench sidewalls is formed. A gate electrode is formed in the trench such that the gate electrode is insulated from the shield electrode by the IPD.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2020</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNqNi7EOgjAURVkcjPoPXRxJChrZEVA3B-NKKtxKQ1tI-xg0fryNcXRwuucm58yj1xVOis7BsudkWK50GxDKwrMK4UiJnsgJ65WnwXlmFLGTJbj4POhHXCjoYDjVh3yy7c_qE4nbHb7plDMEww6CsIxmUmiP1XcX0boqL_tjjHGo4UfRwILqokySlPMd5ynPsny7-dd7A72TSj4</recordid><startdate>20200102</startdate><enddate>20200102</enddate><creator>Herrick, Robert</creator><creator>Probst, Dean E</creator><creator>Session, Fred</creator><scope>EVB</scope></search><sort><creationdate>20200102</creationdate><title>Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate</title><author>Herrick, Robert ; Probst, Dean E ; Session, Fred</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_DE112006002077B43</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>ger</language><creationdate>2020</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>Herrick, Robert</creatorcontrib><creatorcontrib>Probst, Dean E</creatorcontrib><creatorcontrib>Session, Fred</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>Herrick, Robert</au><au>Probst, Dean E</au><au>Session, Fred</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate</title><date>2020-01-02</date><risdate>2020</risdate><abstract>Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, umfassend:Bilden eines Grabens (202) in einem Siliziumbereich (204) von einem ersten Leitfähigkeitstyp,Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens;Bilden eines Inter-Poly-Dielektrikums (214), das eine Schicht (210) aus thermischem Oxid und eine Schicht aus konformem Dielektrikum (212) entlang einer oberen Oberfläche der Abschirmelektrode (208) umfasst;Bilden einer Gate-Elektrode (218) in dem Graben (202) über dem Inter-Poly- Dielektrikum (214),wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht (216) entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218). A method of forming shielded gate trench FET includes the following steps. A trench is formed in a silicon region of a first conductivity type. A shield electrode is formed in a bottom portion of the trench. An inter-poly dielectric (IPD) including a layer of thermal oxide and a layer of conformal dielectric is formed along an upper surface of the shield electrode. A gate dielectric lining at least upper trench sidewalls is formed. A gate electrode is formed in the trench such that the gate electrode is insulated from the shield electrode by the IPD.</abstract><oa>free_for_read</oa></addata></record>
fulltext fulltext_linktorsrc
identifier
ispartof
issn
language ger
recordid cdi_epo_espacenet_DE112006002077B4
source esp@cenet
subjects BASIC ELECTRIC ELEMENTS
ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
ELECTRICITY
SEMICONDUCTOR DEVICES
title Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate
url https://sfx.bib-bvb.de/sfx_tum?ctx_ver=Z39.88-2004&ctx_enc=info:ofi/enc:UTF-8&ctx_tim=2025-01-24T21%3A47%3A04IST&url_ver=Z39.88-2004&url_ctx_fmt=infofi/fmt:kev:mtx:ctx&rfr_id=info:sid/primo.exlibrisgroup.com:primo3-Article-epo_EVB&rft_val_fmt=info:ofi/fmt:kev:mtx:patent&rft.genre=patent&rft.au=Herrick,%20Robert&rft.date=2020-01-02&rft_id=info:doi/&rft_dat=%3Cepo_EVB%3EDE112006002077B4%3C/epo_EVB%3E%3Curl%3E%3C/url%3E&disable_directlink=true&sfx.directlink=off&sfx.report_link=0&rft_id=info:oai/&rft_id=info:pmid/&rfr_iscdi=true