Leistungstransistoren mit MOS-Gate und konstruierter Bandlücke

Transistor mit MOS-Gate (1540), umfassend: einen Body-Bereich (1520), welcher an einen Trench angrenzt; einen Source-Bereich (1510), welcher an den Trench angrenzt und einen ersten pn-Übergang mit dem Body-Bereich (1520) festlegt; einen Drain-Bereich (1530), der an den Trench angrenzt und einen zweiten pn-Übergang mit dem Body-Bereich (1520) festlegt; eine Schicht von leitfähigem Material (1534), welche vertikal entlang einer Seitenwand des Trench angebracht ist und welche an zumindest einen Teil des Body-Bereichs (1520) angrenzt, wobei die Schicht (1534) eine niedrigere Energielücke als der Drain-Bereich (1530) aufweist und wobei sich die Schicht (1534) auch durch den Source-Bereich (1510) erstreckt; einen Kanalbereich, welcher zumindest einen Teil der Schicht (1534) beinhaltet; und ein Gate (1540), das im Trench zwischen dem Source-Bereich (1510) und dem Drain-Bereich (1530) angebracht ist, wobei der Kanalbereich gegen das Gate (1540) durch ein Gate-Dielektrikum (1570) isoliert ist, und wobei der Kanalbereich ferner eine Siliziumdeckschicht (1532) beinhaltet, welche zwischen der Schicht (1534) und dem Gate-Dielektrikum (1570) angebracht ist. Devices, methods, and processes that improve immunity to transient voltages and reduce parasitic impedances. Immunity to unclamped inductive switching events is improved. For example, a trench-gated power MOSFET device having a SiGe source is provided, where the SiGe source reduces parasitic npn transistor gain by reducing hole current in the body or well region, thereby decreasing the likelihood of a latch-up condition. A body tie on this device can also be eliminated to reduce transistor cell size. A trench-gated power MOSFET device having a SiGe body or well region is also provided. A SiGe body reduces hole current when the body diode is turned on, thereby reducing reverse recovery power losses. Device characteristics are also improved. For example, parasitic gate impedance is reduced through the use of a poly SiGe gate, and channel resistance is reduced through the use of a SiGe layer near the device's gate.