Testing and control process for electronic chips such as logic or memory chips individually compares test data with identifying unit and operates command block or deactivates failures

A testing and control process for electronic chips comprises comparing command block (101) test data currents with identification units (106a-n), activating the circuits (105a-n) where the data corresponds, rough working at least one command block (102a-k) in the circuit and deactivating circuits having non-corresponding data. An independent claim is also included for a test circuit for the above process. Die Erfindung schafft ein Verfahren zum Testen von zu testenden Schaltungseinheiten (105a-105n) in einer Testvorrichtung (100), wobei den zu testenden Schalteinheiten (105a-105n) unterschiedliche Identifikationseinheiten (106a-106n) zugeordnet sind, wobei die zu testenden Schaltungseinheiten (105a-105n) an die Testvorrichtung (100) angeschlossen werden, aus der Testvorrichtung (100) ein Testerdatenstrom (101) ausgegeben wird, welcher Kommandoblöcke (102a-102k) aufweist, der Testerdatenstrom (101) mit den Identifikationseinheiten (106a-106n) verglichen wird, die zu testende Schaltungseinheit (105a-105n), deren Identifikationseinheit (106a-106n) mit dem von der Testvorrichtung (100) ausgegebenen Testerdatenstrom (101) übereinstimmt, aktiviert wird und für diese zu testende Schaltungseinheit mindestens ein Kommandoblock (102a-102k) in der zu testenden Schaltungseinheit (105a-105n) abgearbeitet wird, woraufhin die zu testende Schaltungseinheit deaktiviert wird.