Subtraktives Metallstrukturieren auf der Oberfläche eines Halbleiterpackages

Ein Verfahren zum Bilden eines Halbleiterpackages enthält das Bereitstellen einer Basisplatte, das Montieren eines Halbleiter-Dies auf der Basisplatte, wobei eine Hauptoberfläche des Halbleiter-Dies von der Basisplatte abgewandt ist, das Bilden vertikaler Verbindungselemente auf der Hauptoberfläche...

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Hauptverfasser: Lee, Chee Hong, Pok, Pei Luan, Lee, Swee Kah, Chong, Chee Chiew, Paing, Samsun, Goh, Soon Lock
Format: Patent
Sprache:ger
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creator Lee, Chee Hong
Pok, Pei Luan
Lee, Swee Kah
Chong, Chee Chiew
Paing, Samsun
Goh, Soon Lock
description Ein Verfahren zum Bilden eines Halbleiterpackages enthält das Bereitstellen einer Basisplatte, das Montieren eines Halbleiter-Dies auf der Basisplatte, wobei eine Hauptoberfläche des Halbleiter-Dies von der Basisplatte abgewandt ist, das Bilden vertikaler Verbindungselemente auf der Hauptoberfläche des Halbleiter-Dies, das Bilden einer Einkapselung auf der Basisplatte, welche den Halbleiter-Die einkapselt, das Freilegen der vertikalen Verbindungselemente an einer oberen Oberfläche der Einkapselung, das Bilden eines Erste-Ebene-Metallpads auf der oberen Oberfläche der Einkapselung, welches die freiliegenden vertikalen Verbindungselemente kontaktiert, und das Bilden strukturierter Metallbereiche auf der oberen Oberfläche der Einkapselung, wobei das Bilden der strukturierten Metallbereiche das Strukturieren des Erste-Ebene-Metallpads enthält. A method of forming a semiconductor package includes providing a baseplate, mounting a semiconductor die on the baseplate with a main surface of the semiconductor die facing away from the baseplate, forming vertical interconnect elements on the main surface of the semiconductor die, forming an encapsulant on the baseplate that encapsulates the semiconductor die, exposing the vertical interconnect elements at an upper surface of the encapsulant, forming a first level metal pad on the upper surface of the encapsulant that contacts the exposed vertical interconnect elements, and forming structured metal regions on the upper surface of the encapsulant, wherein forming the structured metal regions includes structuring the first level metal pad.
format Patent
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A method of forming a semiconductor package includes providing a baseplate, mounting a semiconductor die on the baseplate with a main surface of the semiconductor die facing away from the baseplate, forming vertical interconnect elements on the main surface of the semiconductor die, forming an encapsulant on the baseplate that encapsulates the semiconductor die, exposing the vertical interconnect elements at an upper surface of the encapsulant, forming a first level metal pad on the upper surface of the encapsulant that contacts the exposed vertical interconnect elements, and forming structured metal regions on the upper surface of the encapsulant, wherein forming the structured metal regions includes structuring the first level metal pad.</description><language>ger</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2024</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20240919&amp;DB=EPODOC&amp;CC=DE&amp;NR=102024107394A1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25564,76547</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20240919&amp;DB=EPODOC&amp;CC=DE&amp;NR=102024107394A1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>Lee, Chee Hong</creatorcontrib><creatorcontrib>Pok, Pei Luan</creatorcontrib><creatorcontrib>Lee, Swee Kah</creatorcontrib><creatorcontrib>Chong, Chee Chiew</creatorcontrib><creatorcontrib>Paing, Samsun</creatorcontrib><creatorcontrib>Goh, Soon Lock</creatorcontrib><title>Subtraktives Metallstrukturieren auf der Oberfläche eines Halbleiterpackages</title><description>Ein Verfahren zum Bilden eines Halbleiterpackages enthält das Bereitstellen einer Basisplatte, das Montieren eines Halbleiter-Dies auf der Basisplatte, wobei eine Hauptoberfläche des Halbleiter-Dies von der Basisplatte abgewandt ist, das Bilden vertikaler Verbindungselemente auf der Hauptoberfläche des Halbleiter-Dies, das Bilden einer Einkapselung auf der Basisplatte, welche den Halbleiter-Die einkapselt, das Freilegen der vertikalen Verbindungselemente an einer oberen Oberfläche der Einkapselung, das Bilden eines Erste-Ebene-Metallpads auf der oberen Oberfläche der Einkapselung, welches die freiliegenden vertikalen Verbindungselemente kontaktiert, und das Bilden strukturierter Metallbereiche auf der oberen Oberfläche der Einkapselung, wobei das Bilden der strukturierten Metallbereiche das Strukturieren des Erste-Ebene-Metallpads enthält. A method of forming a semiconductor package includes providing a baseplate, mounting a semiconductor die on the baseplate with a main surface of the semiconductor die facing away from the baseplate, forming vertical interconnect elements on the main surface of the semiconductor die, forming an encapsulant on the baseplate that encapsulates the semiconductor die, exposing the vertical interconnect elements at an upper surface of the encapsulant, forming a first level metal pad on the upper surface of the encapsulant that contacts the exposed vertical interconnect elements, and forming structured metal regions on the upper surface of the encapsulant, wherein forming the structured metal regions includes structuring the first level metal pad.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2024</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNqNyj0KwkAQBtBtLES9wzaWQv5ALEUjaYKF9mE2ftElQwyzs57Im3gxU3gAq9e8uakv0alQr_6FYGsoMQeV2GsUD8FgKXb2BrFnB-n4824fsPDDtCtix_AKGant6Y6wNLOOOGD1c2HWp_J6qDYYnw3C1DBAm2OZJlmSFWmyzXfFPs3_fV9Yrjk0</recordid><startdate>20240919</startdate><enddate>20240919</enddate><creator>Lee, Chee Hong</creator><creator>Pok, Pei Luan</creator><creator>Lee, Swee Kah</creator><creator>Chong, Chee Chiew</creator><creator>Paing, Samsun</creator><creator>Goh, Soon Lock</creator><scope>EVB</scope></search><sort><creationdate>20240919</creationdate><title>Subtraktives Metallstrukturieren auf der Oberfläche eines Halbleiterpackages</title><author>Lee, Chee Hong ; Pok, Pei Luan ; Lee, Swee Kah ; Chong, Chee Chiew ; Paing, Samsun ; Goh, Soon Lock</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_DE102024107394A13</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>ger</language><creationdate>2024</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>Lee, Chee Hong</creatorcontrib><creatorcontrib>Pok, Pei Luan</creatorcontrib><creatorcontrib>Lee, Swee Kah</creatorcontrib><creatorcontrib>Chong, Chee Chiew</creatorcontrib><creatorcontrib>Paing, Samsun</creatorcontrib><creatorcontrib>Goh, Soon Lock</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>Lee, Chee Hong</au><au>Pok, Pei Luan</au><au>Lee, Swee Kah</au><au>Chong, Chee Chiew</au><au>Paing, Samsun</au><au>Goh, Soon Lock</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>Subtraktives Metallstrukturieren auf der Oberfläche eines Halbleiterpackages</title><date>2024-09-19</date><risdate>2024</risdate><abstract>Ein Verfahren zum Bilden eines Halbleiterpackages enthält das Bereitstellen einer Basisplatte, das Montieren eines Halbleiter-Dies auf der Basisplatte, wobei eine Hauptoberfläche des Halbleiter-Dies von der Basisplatte abgewandt ist, das Bilden vertikaler Verbindungselemente auf der Hauptoberfläche des Halbleiter-Dies, das Bilden einer Einkapselung auf der Basisplatte, welche den Halbleiter-Die einkapselt, das Freilegen der vertikalen Verbindungselemente an einer oberen Oberfläche der Einkapselung, das Bilden eines Erste-Ebene-Metallpads auf der oberen Oberfläche der Einkapselung, welches die freiliegenden vertikalen Verbindungselemente kontaktiert, und das Bilden strukturierter Metallbereiche auf der oberen Oberfläche der Einkapselung, wobei das Bilden der strukturierten Metallbereiche das Strukturieren des Erste-Ebene-Metallpads enthält. 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