Vorrichtungen zum Schutz vor elektrostatischer Entladung mit einem Thyristor
Strukturen für eine elektrostatische Entladungsvorrichtung mit einem Thyristor und Verfahren zur Herstellung einer Struktur für eine elektrostatische Entladungsvorrichtung mit einem Thyristor. Die Struktur umfasst eine erste Wanne in einem Halbleitersubstrat, eine zweite Wanne und eine dritte Wanne...
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Format: | Patent |
Sprache: | ger |
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Zusammenfassung: | Strukturen für eine elektrostatische Entladungsvorrichtung mit einem Thyristor und Verfahren zur Herstellung einer Struktur für eine elektrostatische Entladungsvorrichtung mit einem Thyristor. Die Struktur umfasst eine erste Wanne in einem Halbleitersubstrat, eine zweite Wanne und eine dritte Wanne in der ersten Wanne und eine vierte Wanne in der ersten Wanne. Die erste Wanne weist einen ersten Leitfähigkeitstyp auf und die zweite Wanne und die dritte Wanne weisen den ersten Leitfähigkeitstyp. Die vierte Wanne befindet sich in seitlicher Richtung zwischen der zweiten Wanne und der dritten Wanne und die vierte Wanne weist einen zweiten Leitfähigkeitstyp auf, der zum ersten Leitfähigkeitstyp entgegengesetzt ist. Die zweite Wanne, die dritte Wanne und die vierte Wanne sind in vertikaler Richtung zwischen der ersten Wanne und einer oberen Fläche des Halbleitersubstrats angeordnet.
Structures for an electrostatic discharge device including a silicon-controlled rectifier and methods of forming a structure for an electrostatic discharge device that includes a silicon-controlled rectifier. The structure includes a first well in a semiconductor substrate, a second well and a third well in the first well, and a fourth well in the first well. The first well has a first conductivity type, and the second well and the third well have the first conductivity type. The fourth well positioned in a lateral direction between the second well and the third well, and the fourth well has a second conductivity type opposite to the first conductivity type. The second well, the third well, and the fourth well are positioned in a vertical direction between the first well and a top surface of the semiconductor substrate. |
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