SCHALTUNGSANORDNUNG UND VERFAHREN ZUR UNTERSTÜTZUNG EINER DIREKTSPEICHERZUGRIFFS-BEFEHLSSATZARCHITEKTUR FÜR RECHNEN MIT FLEXIBLER DICHTE UNTER VERWENDUNG EINES REKONFIGURIERBAREN RÄUMLICHEN ARRAYS

Es werden Systeme, Verfahren und Einrichtungen zur Unterstützung einer Direktspeicherzugriffs-Befehlssatzarchitektur für Rechnen mit flexibler Dichte unter Verwendung eines rekonfigurierbaren räumlichen Arrays beschrieben. In einer Ausführungsform beinhaltet ein Prozessor einen ersten Typ von Hardwareprozessorkern, der ein zweidimensionales Raster aus Rechenschaltungen, einen Speicher, und eine an den Speicher und das zweidimensionale Raster aus Rechenschaltungen gekoppelte Direktspeicherzugriffsschaltung beinhaltet; einen zweiten unterschiedlichen Typ von Hardwareprozessorkern, der eine Decodierschaltung zum Decodieren eines einzelnen Befehls in einen decodierten einzelnen Befehl beinhaltet, wobei der einzelne Befehl ein erstes Feld zum Identifizieren einer Basisadresse von zweidimensionalen Daten im Speicher, ein zweites Feld zum Identifizieren einer Anzahl von Elementen in jedem eindimensionalen Array der zweidimensionalen Daten, ein drittes Feld zum Identifizieren einer Anzahl von eindimensionalen Arrays der zweidimensionalen Daten, ein viertes Feld zum Identifizieren einer Operation, die durch das zweidimensionale Raster aus Rechenschaltungen durchzuführen ist, und ein fünftes Feld zum Angeben beinhaltet, dass die Direktspeicherzugriffsschaltung die zweidimensionalen Daten, die durch das erste Feld, das zweite Feld und das dritte Feld angegeben werden, in das zweidimensionale Raster aus Rechenschaltungen zu bewegen hat und dass das zweidimensionale Raster aus Rechenschaltungen die Operation an den zweidimensionalen Daten gemäß dem vierten Feld durchzuführen hat, und eine Ausführungsschaltung zum Ausführen des decodierten einzelnen Befehls gemäß den Feldern beinhaltet. Systems, methods, and apparatuses for direct memory access instruction set architecture support for flexible dense compute using a reconfigurable spatial array are described. In one embodiment, a processor includes a first type of hardware processor core that includes a two-dimensional grid of compute circuits, a memory, and a direct memory access circuit coupled to the memory and the two-dimensional grid of compute circuits; and a second different type of hardware processor core that includes a decoder circuit to decode a single instruction into a decoded single instruction, the single instruction including a first field to identify a base address of two-dimensional data in the memory, a second field to identify a number of elements in each one-dimensional array of the two-dimensional d