SPEICHERARRAY MIT EPITAKTISCHER SOURCELEITUNG UND BITLEITUNG

Ein 3D-Speicherarray, bei dem horizontal zusammengewachsene und vertikal nicht zusammengewachsene epitaktische Source-/Drain-Bereiche als Sourceleitungen und Bitleitungen verwendet werden, und ein Verfahren zum Ausbilden desselben werden offenbart. Bei einer Ausführungsform umfasst ein Speicherarray einen ersten Kanalbereich über einem Halbleitersubstrat; einen ersten epitaktischen Bereich, der elektrisch mit dem ersten Kanalbereich gekoppelt ist; einen zweiten epitaktischen Bereich, der direkt über dem ersten epitaktischen Bereich in einer Richtung senkrecht zu einer Hauptfläche des Halbleitersubstrats liegt; ein dielektrisches Material zwischen dem ersten epitaktischen Bereich und dem zweiten epitaktischen Bereich, wobei der zweite epitaktische Bereich durch das dielektrische Material von dem ersten epitaktischen Bereich isoliert ist; ein Gate-Dielektrikum, das den ersten Kanalbereich umgibt; und eine Gate-Elektrode, die das Gate-Dielektrikum umgibt. A 3D memory array in which epitaxial source/drain regions which are horizontally merged and vertically unmerged are used as source lines and bit lines and methods of forming the same are disclosed. In an embodiment, a memory array includes a first channel region over a semiconductor substrate; a first epitaxial region electrically coupled to the first channel region; a second epitaxial region directly over the first epitaxial region in a direction perpendicular to a major surface of the semiconductor substrate; a dielectric material between the first epitaxial region and the second epitaxial region, the second epitaxial region being isolated from the first epitaxial region by the dielectric material; a gate dielectric surrounding the first channel region; and a gate electrode surrounding the gate dielectric.