HARDWARE-BASIERTE ERKENNUNG VON FEHLERN BEZÜGLICH DER ERHALTUNG LOKALER ZUSTÄNDE

Vorrichtungen eines Scancontrollers umfassen einen Speicher und eine Schaltungsanordnung, wobei die Schaltungsanordnung konfiguriert ist zum Reagieren auf ein erstes Signal durch Senden eines zweiten Signals, um Elemente mit Zustandserhaltung in einer Scankette einer Power-Gating-Schaltungsanordnung...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: Selvakumar, Raja Gopal R, Azam, Asad, Dhinesh, A/L Sasidaran
Format: Patent
Sprache:ger
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Beschreibung
Zusammenfassung:Vorrichtungen eines Scancontrollers umfassen einen Speicher und eine Schaltungsanordnung, wobei die Schaltungsanordnung konfiguriert ist zum Reagieren auf ein erstes Signal durch Senden eines zweiten Signals, um Elemente mit Zustandserhaltung in einer Scankette einer Power-Gating-Schaltungsanordnung von Elementen ohne Zustandserhaltung zu trennen, und Durchlaufen der Scankette, während Zustandserhaltungsdaten von den Elementen mit Zustandserhaltung während jedes Zyklus erhalten werden. Die Schaltungsanordnung kann ferner zum Bestimmen eines ersten Fehlererkennungscodes aus den Zustandserhaltungsdaten und Speichern des Fehlererkennungscodes im Speicher konfiguriert sein. Die Schaltungsanordnung kann zum Bestimmen eines zweiten Fehlererkennungscodes in Reaktion auf ein anderes Signal und Vergleichen des ersten Fehlererkennungssignals mit dem zweiten Fehlererkennungssignal konfiguriert sein. Die Schaltungsanordnung kann ein Signal senden, das anzeigt, dass die Zustandserhaltungsdaten beschädigt sind, wenn der erste Fehlererkennungscode mit dem zweiten Fehlererkennungscode nicht übereinstimmt. Apparatuses of a scan controller include memory and circuitry, where the circuitry is configured to respond to a first signal by sending a second signal to isolate state retention elements from non-state retention elements in a scan chain of power gating circuitry and cycling through the scan chain while obtaining state retention data from the state retention elements during each cycle. The circuitry may be further configured to determine a first error detection code from the state retention data and store the error detection code in the memory. The circuitry may be configured to determine a second error detection code in response to another signal and compare the first error detection code with the second error detection code. The circuitry may be configured to send a signal indicating that the state retention data is corrupted if the first error detection code does not match the second error detection code.