Verfahren zur Herstellung einer digitalen Schaltung und digitale Schaltung

Es wird ein Verfahren (100) zur Herstellung einer digitalen Schaltung beschrieben, welches Folgendes aufweist: Bilden mehrerer Feldeffekttransistorpaare (101), Verbinden der Feldeffekttransistoren der Feldeffekttransistorpaare, so dass ansprechend auf einen ersten Übergang von einem ersten Zustand z...

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1. Verfasser: Künemund, Thomas
Format: Patent
Sprache:ger
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Beschreibung
Zusammenfassung:Es wird ein Verfahren (100) zur Herstellung einer digitalen Schaltung beschrieben, welches Folgendes aufweist: Bilden mehrerer Feldeffekttransistorpaare (101), Verbinden der Feldeffekttransistoren der Feldeffekttransistorpaare, so dass ansprechend auf einen ersten Übergang von einem ersten Zustand zweier Knoten der digitalen Schaltung und ansprechend auf einen zweiten Übergang von einem zweiten Zustand der Knoten der digitalen Schaltung die Knoten jeweils einen undefinierten Logikzustand aufweisen, wenn für jedes Feldeffekttransistorpaar die Schwellenspannungen der Feldeffekttransistoren des Feldeffekttransistorpaars gleich sind (102), und Festlegen der Schwellenspannungen der Feldeffekttransistoren der Feldeffekttransistorpaare, so dass die Knoten jeweils ansprechend auf den ersten Übergang und ansprechend auf den zweiten Übergang einen vorgegebenen definierten Logikzustand aufweisen (103). A method for manufacturing a digital circuit is described including forming a plurality of field effect transistor pairs, connecting the field effect transistors of the field effect transistor pairs such that in response to a first transition from a first state of two nodes of the digital circuit and in response to a second transition from a second state of the nodes of the digital circuit the nodes each have an undefined logic state when, for each field effect transistor pair, the threshold voltages of the field effect transistors of the field effect transistor pair are equal and setting the threshold voltages of the field effect transistors of the field effect transistor pairs such that the nodes each have a predetermined defined logic state in response to the first transition and in response to the second transition.