Prozessoranordnungen und Verfahren zum Übertragen einer Datenbitsequenz

Prozessoranordnungen und Verfahren zum Übertragen einer Datenbitsequenz

Prozessoranordnung (102), aufweisend:einen ersten Prozessor (104);mehrere zweite Prozessoren (106a, 106b, 106c), wobei jeder zweite Prozessor (106a, 106b, 106c) einen Bitmaskengenerator (108a, 108b, 108c) aufweist, eingerichtet zum Erzeugen einer prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc...

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Hauptverfasser: Sonnekalb, Steffen, Klug, Franz
Format: Patent
Sprache:ger
Schlagworte:
CALCULATING
COMPUTING
COUNTING
ELECTRIC DIGITAL DATA PROCESSING
PHYSICS
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creator Sonnekalb, Steffen
Klug, Franz
description Prozessoranordnung (102), aufweisend:einen ersten Prozessor (104);mehrere zweite Prozessoren (106a, 106b, 106c), wobei jeder zweite Prozessor (106a, 106b, 106c) einen Bitmaskengenerator (108a, 108b, 108c) aufweist, eingerichtet zum Erzeugen einer prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc),wobei der erste Prozessor (104) einen Bitmaskengenerator (112) aufweist, eingerichtet zum Erzeugen der prozessorspezifischen Bitmaskensequenzen (MGa, MGb, MGc) der zweiten Prozessoren (106a, 106b, 106c);wobei der erste Prozessor (104) eingerichtet ist zum Bitmaskieren einer zu einem zweiten Prozessor (106a, 106b, 106c) der mehreren zweiten Prozessoren (106a, 106b,106c) zu übertragenden Datenbitsequenz (BS) unter Verwendung einer für den einen zweiten Prozessor (106a, 106b, 106c) spezifischen prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc), um dadurch eine zu dem einen zweiten Prozessor (106a, 106b, 106c) zu übertragende prozessorspezifische bitmaskierte Datensequenz (BSMGa, BSMGb, BSMGc) zu erzeugen;wobei die mehreren zweiten Prozessoren (106a, 106b, 106c) eingerichtet sind, dass es verhindert wird, dass ein weiterer zweiter Prozessor ohne für den einen zweiten Prozessor spezifische prozessorspezifische Bitmaskensequenz die Datenbitsequenz aus der durch eine für den einen zweiten Prozessor spezifische prozessorspezifische Bitmaskensequenz bitmaskierten spezifischen bitmaskierten Datensequenz abruft, unddass nur ein ausgewählter Prozessor die korrekte Maske erzeugen kann, um die Daten erfolgreich zu entmaskieren, und wobei jegliche Versuche zu Entmaskieren durch einen nichtautorisierten Prozessor zu einem Datenbehälter gesendet werden können. A processor arrangement is provided. The processor arrangement includes: a first processor; a plurality of second processors, each second processor including a bit-mask generator configured to generate a processor-specific bit-mask sequence; wherein the first processor includes a bit-mask generator configured to generate the processor-specific bit-mask sequences of the second processors; wherein the first processor is configured to bit-mask a data bit sequence to be transmitted to one second processor of the plurality of second processors using a processor-specific bit-mask sequence specific to the one second processor, to thereby generate a processor-specific bit-masked data sequence to be transmitted to the one second processor.
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A processor arrangement is provided. The processor arrangement includes: a first processor; a plurality of second processors, each second processor including a bit-mask generator configured to generate a processor-specific bit-mask sequence; wherein the first processor includes a bit-mask generator configured to generate the processor-specific bit-mask sequences of the second processors; wherein the first processor is configured to bit-mask a data bit sequence to be transmitted to one second processor of the plurality of second processors using a processor-specific bit-mask sequence specific to the one second processor, to thereby generate a processor-specific bit-masked data sequence to be transmitted to the one second processor.</description><language>ger</language><subject>CALCULATING ; COMPUTING ; COUNTING ; ELECTRIC DIGITAL DATA PROCESSING ; PHYSICS</subject><creationdate>2022</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20221013&amp;DB=EPODOC&amp;CC=DE&amp;NR=102013114891B4$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25542,76290</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20221013&amp;DB=EPODOC&amp;CC=DE&amp;NR=102013114891B4$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>Sonnekalb, Steffen</creatorcontrib><creatorcontrib>Klug, Franz</creatorcontrib><title>Prozessoranordnungen und Verfahren zum Übertragen einer Datenbitsequenz</title><description>Prozessoranordnung (102), aufweisend:einen ersten Prozessor (104);mehrere zweite Prozessoren (106a, 106b, 106c), wobei jeder zweite Prozessor (106a, 106b, 106c) einen Bitmaskengenerator (108a, 108b, 108c) aufweist, eingerichtet zum Erzeugen einer prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc),wobei der erste Prozessor (104) einen Bitmaskengenerator (112) aufweist, eingerichtet zum Erzeugen der prozessorspezifischen Bitmaskensequenzen (MGa, MGb, MGc) der zweiten Prozessoren (106a, 106b, 106c);wobei der erste Prozessor (104) eingerichtet ist zum Bitmaskieren einer zu einem zweiten Prozessor (106a, 106b, 106c) der mehreren zweiten Prozessoren (106a, 106b,106c) zu übertragenden Datenbitsequenz (BS) unter Verwendung einer für den einen zweiten Prozessor (106a, 106b, 106c) spezifischen prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc), um dadurch eine zu dem einen zweiten Prozessor (106a, 106b, 106c) zu übertragende prozessorspezifische bitmaskierte Datensequenz (BSMGa, BSMGb, BSMGc) zu erzeugen;wobei die mehreren zweiten Prozessoren (106a, 106b, 106c) eingerichtet sind, dass es verhindert wird, dass ein weiterer zweiter Prozessor ohne für den einen zweiten Prozessor spezifische prozessorspezifische Bitmaskensequenz die Datenbitsequenz aus der durch eine für den einen zweiten Prozessor spezifische prozessorspezifische Bitmaskensequenz bitmaskierten spezifischen bitmaskierten Datensequenz abruft, unddass nur ein ausgewählter Prozessor die korrekte Maske erzeugen kann, um die Daten erfolgreich zu entmaskieren, und wobei jegliche Versuche zu Entmaskieren durch einen nichtautorisierten Prozessor zu einem Datenbehälter gesendet werden können. A processor arrangement is provided. The processor arrangement includes: a first processor; a plurality of second processors, each second processor including a bit-mask generator configured to generate a processor-specific bit-mask sequence; wherein the first processor includes a bit-mask generator configured to generate the processor-specific bit-mask sequences of the second processors; wherein the first processor is configured to bit-mask a data bit sequence to be transmitted to one second processor of the plurality of second processors using a processor-specific bit-mask sequence specific to the one second processor, to thereby generate a processor-specific bit-masked data sequence to be transmitted to the one second processor.</description><subject>CALCULATING</subject><subject>COMPUTING</subject><subject>COUNTING</subject><subject>ELECTRIC DIGITAL DATA PROCESSING</subject><subject>PHYSICS</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2022</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZPAIKMqvSi0uzi9KzMsvSskrzUtPzVMozUtRCEstSkvMKALyqkpzFQ7PSUotKilKBMmmZualFim4JJak5iVllhSnFpam5lXxMLCmJeYUp_JCaW4GVTfXEGcP3dSC_PjU4oLE5NS81JJ4F1dDAyMDQ2NDQxMLS0MnE2Ni1QEAKtI3iw</recordid><startdate>20221013</startdate><enddate>20221013</enddate><creator>Sonnekalb, Steffen</creator><creator>Klug, Franz</creator><scope>EVB</scope></search><sort><creationdate>20221013</creationdate><title>Prozessoranordnungen und Verfahren zum Übertragen einer Datenbitsequenz</title><author>Sonnekalb, Steffen ; Klug, Franz</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_DE102013114891B43</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>ger</language><creationdate>2022</creationdate><topic>CALCULATING</topic><topic>COMPUTING</topic><topic>COUNTING</topic><topic>ELECTRIC DIGITAL DATA PROCESSING</topic><topic>PHYSICS</topic><toplevel>online_resources</toplevel><creatorcontrib>Sonnekalb, Steffen</creatorcontrib><creatorcontrib>Klug, Franz</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>Sonnekalb, Steffen</au><au>Klug, Franz</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>Prozessoranordnungen und Verfahren zum Übertragen einer Datenbitsequenz</title><date>2022-10-13</date><risdate>2022</risdate><abstract>Prozessoranordnung (102), aufweisend:einen ersten Prozessor (104);mehrere zweite Prozessoren (106a, 106b, 106c), wobei jeder zweite Prozessor (106a, 106b, 106c) einen Bitmaskengenerator (108a, 108b, 108c) aufweist, eingerichtet zum Erzeugen einer prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc),wobei der erste Prozessor (104) einen Bitmaskengenerator (112) aufweist, eingerichtet zum Erzeugen der prozessorspezifischen Bitmaskensequenzen (MGa, MGb, MGc) der zweiten Prozessoren (106a, 106b, 106c);wobei der erste Prozessor (104) eingerichtet ist zum Bitmaskieren einer zu einem zweiten Prozessor (106a, 106b, 106c) der mehreren zweiten Prozessoren (106a, 106b,106c) zu übertragenden Datenbitsequenz (BS) unter Verwendung einer für den einen zweiten Prozessor (106a, 106b, 106c) spezifischen prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc), um dadurch eine zu dem einen zweiten Prozessor (106a, 106b, 106c) zu übertragende prozessorspezifische bitmaskierte Datensequenz (BSMGa, BSMGb, BSMGc) zu erzeugen;wobei die mehreren zweiten Prozessoren (106a, 106b, 106c) eingerichtet sind, dass es verhindert wird, dass ein weiterer zweiter Prozessor ohne für den einen zweiten Prozessor spezifische prozessorspezifische Bitmaskensequenz die Datenbitsequenz aus der durch eine für den einen zweiten Prozessor spezifische prozessorspezifische Bitmaskensequenz bitmaskierten spezifischen bitmaskierten Datensequenz abruft, unddass nur ein ausgewählter Prozessor die korrekte Maske erzeugen kann, um die Daten erfolgreich zu entmaskieren, und wobei jegliche Versuche zu Entmaskieren durch einen nichtautorisierten Prozessor zu einem Datenbehälter gesendet werden können. A processor arrangement is provided. The processor arrangement includes: a first processor; a plurality of second processors, each second processor including a bit-mask generator configured to generate a processor-specific bit-mask sequence; wherein the first processor includes a bit-mask generator configured to generate the processor-specific bit-mask sequences of the second processors; wherein the first processor is configured to bit-mask a data bit sequence to be transmitted to one second processor of the plurality of second processors using a processor-specific bit-mask sequence specific to the one second processor, to thereby generate a processor-specific bit-masked data sequence to be transmitted to the one second processor.</abstract><oa>free_for_read</oa></addata></record>
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