Integrierter Schaltkreis mit einer Speicherzellenanordnung und Verfahren zum Lesen eines Speicherzellenzustands unter Verwendung einer Mehrzahl von Teil-Leseoperationen

Ausführungsbeispiele der Erfindung betreffen im Allgemeinen einen integrierten Schaltkreis mit einer Speicherzellenanordung und ein Verfahren zum Lesen eines Speicherzellenzustands unter Verwendung einer Mehrzahl von Teil-Leseoperationen. In einem Ausführungsbeispiel der Erfindung wird ein integrierter Schaltkreis mit einer Speicherzellenanordnung bereitgestellt. Die Speicherzellenanordnung kann mindestens eine Speicherzelle aufweisen, wobei die Speicherzelle eingerichtet ist zum Speichern einer Mehrzahl von Speicherzellenzuständen, welche voneinander unterscheidbar sind mittels einer vordefinierten Anzahl von Speicherzellen-Schwellenwerten, und eine Steuerung, die eingerichtet ist zum Lesen eines Speicherzellenzustands der mindestens einen Speicherzelle unter Verwendung einer Anzahl von Referenz-Pegeln, die größer ist als die vordefinierte Anzahl von Speicherzellen-Schwellenwerten, wobei das Lesen aufweist eine erste Teil-Leseoperation unter Verwendung eines ersten Satzes einer Mehrzahl von Referenz-Pegeln, und eine zweite Teil-Leseoperation unter Verwendung eines zweiten Satzes einer Mehrzahl von Referenz-Pegeln, wobei der zweite Satz eine Mehrzahl von Referenz-Pegeln mindestens einen Referenz-Pegel aufweist, welchedr unterschiedlich ist zu den Referenz-Pegeln des ersten Satzes einer Mehrzahl von Referenz-Pegeln. Embodiments of the invention relate generally to an integrated circuit having a memory cell arrangement and a method for reading a memory cell state using a plurality of partial readings. In an embodiment of the invention, an integrated circuit having a memory cell arrangement is provided. The memory cell arrangement may include at least one memory cell, the memory cell being capable of storing a plurality of memory cell states being distinguishable by a predefined number of memory cell threshold values, and a controller configured to read a memory cell state of the at least one memory cell using a number of reference levels that is higher than the predefined number of memory cell threshold values, wherein the reading includes a first partial reading using a first set of a plurality of reference levels and a second partial reading using a second set of a plurality of reference levels, wherein the second set of a plurality of reference levels includes at least one reference level which is different from the reference levels of the first set of a plurality of reference levels.