Anordnung einer Doppelbitzelle in einem NV-SRAM Speicherschaltkreis

Anordnung einer Doppelbitzelle in einem NV-SRAM Speicherschaltkreis, bestehend aus einer ersten und einer zweiten SRAM Speicherzellenanordnung zur Speicherung je eines Informationsbits, vorzugsweise als Flip-Flop Speicherzellen ausgeführt, und einer ersten und zweiten nichtflüchtigen Speichereinheit zur Sicherung der gespeicherten Informationsbits aus den SRAM Speicherzellenanordnungen in einen nichtflüchtigen Speicher und zur Rücksicherung der Informationsbits aus dem nichtflüchtigen Speicher in die SRAM Speicherzellenanordnungen des NV-SRAM Speicherschaltkreises, wobei die nichtflüchtigen Speichereinheiten jeweils mit Steuerleitungen STORE, RECALL und nvPROG verbunden sind, wobei die erste und zweite Speicherzellenanordnung und die erste und zweite nichtflüchtige Speichereinheit entlang einer Längsachse angeordnet sind, dadurch gekennzeichnet, dass die erste und zweite nichtflüchtige Speichereinheit (4 und 5) nebeneinander auf verschiedenen Seiten der Längsachse (7) angeordnet sind und dass die erste und zweite nichtflüchtige Speichereinheit (4 und 5) jeweils mit einer gemeinsamen Steuerleitung STORE (9), RECALL (8) und nvPROG (10) verbunden sind.