Speicherzellenarray und Verfahren zum Ausbilden eines Speicherzellenarrays

Ein Speicherzellenarray (5, 5') umfasst Speicherzellen (50), entlang einer ersten Richtung (62) verlaufende Bitleitungen (61, 61'), entlang einer zweiten Richtung (63) verlaufende Wortleitungen (60, 60'), wobei die zweite Richtung (63) im Wesentlichen senkrecht zur ersten Richtung (62...

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Hauptverfasser:	POPP, MARTIN, WEIS, ROLF, SCHWERIN, ULRIKE GRUENING VON, SCHLOESSER, TILL
Format:	Patent
Sprache:	ger
Schlagworte:	ELECTRICITY
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container_end_page
container_issue
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container_title
container_volume
creator	POPP, MARTIN WEIS, ROLF SCHWERIN, ULRIKE GRUENING VON SCHLOESSER, TILL
description	Ein Speicherzellenarray (5, 5') umfasst Speicherzellen (50), entlang einer ersten Richtung (62) verlaufende Bitleitungen (61, 61'), entlang einer zweiten Richtung (63) verlaufende Wortleitungen (60, 60'), wobei die zweite Richtung (63) im Wesentlichen senkrecht zur ersten Richtung (62) ist, sowie aktive Gebiete (40) und Bitleitungskontakte (57). Die Bitleitungskontakte (57) sind in Spalten angeordnet, die sich entlang der zweiten Richtung (63) erstrecken, sowie in Zeilen, die sich entlang der ersten Richtung (62) erstrecken. Ein Abstand zwischen benachbarten Bitleitungen (61, 61') entspricht DL und ein Abstand zwischen benachbarten Bitleitungskontakten (57) entspricht DC, wobei DC parallel zur ersten Richtung bemessen ist. Es gilt die folgende Beziehung: 1/2,25
format	Patent
fullrecord	<record><control><sourceid>epo_EVB</sourceid><recordid>TN_cdi_epo_espacenet_DE102007024844A1</recordid><sourceformat>XML</sourceformat><sourcesystem>PC</sourcesystem><sourcerecordid>DE102007024844A1</sourcerecordid><originalsourceid>FETCH-epo_espacenet_DE102007024844A13</originalsourceid><addsrcrecordid>eNrjZPAKLkjNTM5ILapKzclJzUssKkqsVCjNS1EISy1KS8woSs1TqCrNVXAsLU7KzEkB8lIz81KLFbDoKuZhYE1LzClO5YXS3Ayqbq4hzh66qQX58anFBYnJqXmpJfEuroYGRgYG5gZGJhYmJo6GxsSqAwA_ZjeF</addsrcrecordid><sourcetype>Open Access Repository</sourcetype><iscdi>true</iscdi><recordtype>patent</recordtype></control><display><type>patent</type><title>Speicherzellenarray und Verfahren zum Ausbilden eines Speicherzellenarrays</title><source>esp@cenet</source><creator>POPP, MARTIN ; WEIS, ROLF ; SCHWERIN, ULRIKE GRUENING VON ; SCHLOESSER, TILL</creator><creatorcontrib>POPP, MARTIN ; WEIS, ROLF ; SCHWERIN, ULRIKE GRUENING VON ; SCHLOESSER, TILL</creatorcontrib><description>Ein Speicherzellenarray (5, 5') umfasst Speicherzellen (50), entlang einer ersten Richtung (62) verlaufende Bitleitungen (61, 61'), entlang einer zweiten Richtung (63) verlaufende Wortleitungen (60, 60'), wobei die zweite Richtung (63) im Wesentlichen senkrecht zur ersten Richtung (62) ist, sowie aktive Gebiete (40) und Bitleitungskontakte (57). Die Bitleitungskontakte (57) sind in Spalten angeordnet, die sich entlang der zweiten Richtung (63) erstrecken, sowie in Zeilen, die sich entlang der ersten Richtung (62) erstrecken. Ein Abstand zwischen benachbarten Bitleitungen (61, 61') entspricht DL und ein Abstand zwischen benachbarten Bitleitungskontakten (57) entspricht DC, wobei DC parallel zur ersten Richtung bemessen ist. Es gilt die folgende Beziehung: 1/2,25 <= DL/DC <= 1/1,75. An integrated circuit having a memory cell array and a method of forming an integrated circuit is disclosed. One embodiment provides bitlines running along a first direction, wordlines running along a second direction substantially perpendicular to the first direction, active areas and bitline contacts. The bitline contacts are arranged in columns extending in the second direction and in rows extending in the first direction. A distance between neighboring bitlines is DL, and a distance between neighboring bitline contacts is DC, DC being measured parallel to the first direction. The following relation holds: 1/2.25<=DL/DC<=1/1.75.</description><language>ger</language><subject>ELECTRICITY</subject><creationdate>2008</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20081030&DB=EPODOC&CC=DE&NR=102007024844A1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25563,76418</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20081030&DB=EPODOC&CC=DE&NR=102007024844A1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>POPP, MARTIN</creatorcontrib><creatorcontrib>WEIS, ROLF</creatorcontrib><creatorcontrib>SCHWERIN, ULRIKE GRUENING VON</creatorcontrib><creatorcontrib>SCHLOESSER, TILL</creatorcontrib><title>Speicherzellenarray und Verfahren zum Ausbilden eines Speicherzellenarrays</title><description>Ein Speicherzellenarray (5, 5') umfasst Speicherzellen (50), entlang einer ersten Richtung (62) verlaufende Bitleitungen (61, 61'), entlang einer zweiten Richtung (63) verlaufende Wortleitungen (60, 60'), wobei die zweite Richtung (63) im Wesentlichen senkrecht zur ersten Richtung (62) ist, sowie aktive Gebiete (40) und Bitleitungskontakte (57). Die Bitleitungskontakte (57) sind in Spalten angeordnet, die sich entlang der zweiten Richtung (63) erstrecken, sowie in Zeilen, die sich entlang der ersten Richtung (62) erstrecken. Ein Abstand zwischen benachbarten Bitleitungen (61, 61') entspricht DL und ein Abstand zwischen benachbarten Bitleitungskontakten (57) entspricht DC, wobei DC parallel zur ersten Richtung bemessen ist. Es gilt die folgende Beziehung: 1/2,25 <= DL/DC <= 1/1,75. An integrated circuit having a memory cell array and a method of forming an integrated circuit is disclosed. One embodiment provides bitlines running along a first direction, wordlines running along a second direction substantially perpendicular to the first direction, active areas and bitline contacts. The bitline contacts are arranged in columns extending in the second direction and in rows extending in the first direction. A distance between neighboring bitlines is DL, and a distance between neighboring bitline contacts is DC, DC being measured parallel to the first direction. The following relation holds: 1/2.25<=DL/DC<=1/1.75.</description><subject>ELECTRICITY</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2008</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZPAKLkjNTM5ILapKzclJzUssKkqsVCjNS1EISy1KS8woSs1TqCrNVXAsLU7KzEkB8lIz81KLFbDoKuZhYE1LzClO5YXS3Ayqbq4hzh66qQX58anFBYnJqXmpJfEuroYGRgYG5gZGJhYmJo6GxsSqAwA_ZjeF</recordid><startdate>20081030</startdate><enddate>20081030</enddate><creator>POPP, MARTIN</creator><creator>WEIS, ROLF</creator><creator>SCHWERIN, ULRIKE GRUENING VON</creator><creator>SCHLOESSER, TILL</creator><scope>EVB</scope></search><sort><creationdate>20081030</creationdate><title>Speicherzellenarray und Verfahren zum Ausbilden eines Speicherzellenarrays</title><author>POPP, MARTIN ; WEIS, ROLF ; SCHWERIN, ULRIKE GRUENING VON ; SCHLOESSER, TILL</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_DE102007024844A13</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>ger</language><creationdate>2008</creationdate><topic>ELECTRICITY</topic><toplevel>online_resources</toplevel><creatorcontrib>POPP, MARTIN</creatorcontrib><creatorcontrib>WEIS, ROLF</creatorcontrib><creatorcontrib>SCHWERIN, ULRIKE GRUENING VON</creatorcontrib><creatorcontrib>SCHLOESSER, TILL</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>POPP, MARTIN</au><au>WEIS, ROLF</au><au>SCHWERIN, ULRIKE GRUENING VON</au><au>SCHLOESSER, TILL</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>Speicherzellenarray und Verfahren zum Ausbilden eines Speicherzellenarrays</title><date>2008-10-30</date><risdate>2008</risdate><abstract>Ein Speicherzellenarray (5, 5') umfasst Speicherzellen (50), entlang einer ersten Richtung (62) verlaufende Bitleitungen (61, 61'), entlang einer zweiten Richtung (63) verlaufende Wortleitungen (60, 60'), wobei die zweite Richtung (63) im Wesentlichen senkrecht zur ersten Richtung (62) ist, sowie aktive Gebiete (40) und Bitleitungskontakte (57). Die Bitleitungskontakte (57) sind in Spalten angeordnet, die sich entlang der zweiten Richtung (63) erstrecken, sowie in Zeilen, die sich entlang der ersten Richtung (62) erstrecken. Ein Abstand zwischen benachbarten Bitleitungen (61, 61') entspricht DL und ein Abstand zwischen benachbarten Bitleitungskontakten (57) entspricht DC, wobei DC parallel zur ersten Richtung bemessen ist. Es gilt die folgende Beziehung: 1/2,25 <= DL/DC <= 1/1,75. An integrated circuit having a memory cell array and a method of forming an integrated circuit is disclosed. One embodiment provides bitlines running along a first direction, wordlines running along a second direction substantially perpendicular to the first direction, active areas and bitline contacts. The bitline contacts are arranged in columns extending in the second direction and in rows extending in the first direction. A distance between neighboring bitlines is DL, and a distance between neighboring bitline contacts is DC, DC being measured parallel to the first direction. The following relation holds: 1/2.25<=DL/DC<=1/1.75.</abstract><oa>free_for_read</oa></addata></record>
fulltext	fulltext_linktorsrc
identifier
ispartof
issn
language	ger
recordid	cdi_epo_espacenet_DE102007024844A1
source	esp@cenet
subjects	ELECTRICITY
title	Speicherzellenarray und Verfahren zum Ausbilden eines Speicherzellenarrays
url	https://sfx.bib-bvb.de/sfx_tum?ctx_ver=Z39.88-2004&ctx_enc=info:ofi/enc:UTF-8&ctx_tim=2025-01-08T20%3A03%3A34IST&url_ver=Z39.88-2004&url_ctx_fmt=infofi/fmt:kev:mtx:ctx&rfr_id=info:sid/primo.exlibrisgroup.com:primo3-Article-epo_EVB&rft_val_fmt=info:ofi/fmt:kev:mtx:patent&rft.genre=patent&rft.au=POPP,%20MARTIN&rft.date=2008-10-30&rft_id=info:doi/&rft_dat=%3Cepo_EVB%3EDE102007024844A1%3C/epo_EVB%3E%3Curl%3E%3C/url%3E&disable_directlink=true&sfx.directlink=off&sfx.report_link=0&rft_id=info:oai/&rft_id=info:pmid/&rfr_iscdi=true