Halbleiterspeicheranordnung und Verfahren zum Schreiben von Daten in die Halbleiterspeicheranordnung

Halbleiterspeicheranordnung mit- einer Wortleitung (50),- einer ersten Bitleitung (21a),- zwei zweiten Bitleitungen (22a, 22b),- einer ersten Speicherzelle (100a) und einer zweiten Speicherzelle (100b), wobei die erste Speicherzelle (100a) an die Wortleitung (50), die erste Bitleitung (21a) und eine der zweiten Bitleitungen (22a) gekoppelt ist und die zweite Speicherzelle (100b) an die Wortleitung (50), die erste Bitleitung (21a) und die andere zweite Bitleitung (22b) gekoppelt ist und wobei die Speicherzellen (100a, 100b) ausgebildet sind, jeweils ein erstes und ein zweites Bit (101, 102) zu speichern, und ferner mit- einer Programmiereinheit (2), die an die Wortleitung (50), die erste Bitleitung (21) und die zweiten Bitleitungen (22a, 22b) gekoppelt ist,- wobei die Programmiereinheit (2) bewirkt, dass ein erstes Programmierpotenzial (V1) an der Wortleitung (50) anliegt und ein drittes Programmierpotenzial (V3) an einer der zweiten Bitleitungen anliegt, während ein zweites Programmierpotenzial (V2) an die erste Bitleitung (21a) angelegt ist, und A semiconductor memory device comprises a wordline ( 40 ), a first bitline ( 21 a), two second bitlines ( 22 a , 22 b), a first memory cell ( 100 a) and a second memory cell ( 100 b). The first memory cell ( 100 a) is coupled to the wordline ( 40 ), one of the second bitlines ( 22 a) and the first bitline ( 21 a). The second memory cell ( 100 b) is coupled to the wordline ( 40 ), the other second bitline ( 22 b) and the first bitline ( 21 a). Each memory cell ( 100 a , 100 b) stores a first bit ( 101 ) and a second bit ( 102 ). The semiconductor device further comprises a programming unit ( 2 ) coupled to the wordline ( 40 ) and the first and the second bitlines ( 21 a , 22 a , 22 b). The programming unit ( 2 ) enables to apply a first programming potential (V 1 ) to the wordline ( 40 ) and to apply a third programming potential (V 3 ) to the second bitlines ( 22 a , 22 b) while applying a second programming potential (V 2 ) to the first bitline ( 21 a) in order to program the first bit ( 101 ) of the second memory cell ( 100 b) and the second bit ( 102 ) of the first memory cell ( 100 a).