Circuit arrangement for reducing pulsed analog measurement signal measurement errors, has switch defining sampling times of 2 hold elements whose outputs feed difference element that outputs measurement signal integral value

The circuit arrangement has an integration element (7) and a first hold element (1) connected to a detector (8) in series, a delay line (2) and a second hold element (3) in parallel with the first hold element and a trigger (5) with a connected switch (6) also connected in parallel with the delay line and the first hold element. The switch defines sampling time points for the hold elements, whose outputs feed the two inputs of a difference element (4), which outputs an integral value of the pulsed measurement signal. Die Erfindung betrifft eine Schaltungsanordnung zur Reduzierung von Messfehlern analoger pulsförmiger Messsignale eines Detektors. Sie kann vorteilhaft dann eingesetzt werden, wenn eine zeitsynchrone Messung nicht oder nur sehr aufwendig erreicht werden kann. Besonders vorteilhaft kann sie eingesetzt werden, wenn bei einer Laserbearbeitung von Werkstücken emittierte, reflektierte oder auch transmittierte elektromagnetische Strahlung erfasst werden soll. Bei der erfindungsgemäßen Schaltungsanordnung sind ein Integrierglied und ein erstes Halteglied an einen Detektor in Reihe angeschlossen. Des Weiteren sind eine Verzögerungsleitung sowie ein zweites Halteglied und ein Trigger mit angeschlossenem Schalter parallel zu Verzögerungsleitung und erstem Halteglied geschaltet. Dabei definiert der Schalter Abtastzeitpunkte des ersten und zweiten Haltegliedes. Die zwei Eingänge eines Differenzgliedes sind jeweils an einen Ausgang des ersten Haltegliedes und des zweiten Haltegliedes angeschlossen, so dass am Ausgang des Differenzgliedes ein Integralwert eines pulsförmigen Messsignals anliegt.