Multiplexerzelle und Multiplexer-Schaltungsanordnung

Es wird eine Multiplexerzelle (1) zum Umwandeln eines Eingangssignals (D¶0¶, D¶1¶) mit einer Dateneingangsrate (f¶D¶) in ein Ausgangssignal (E) mit einer Datenausgangsrate (f¶E¶), die insbesondere doppelt so groß wie die Dateneingangsrate ist, vorgeschlagen. Hierzu weist die erfindungsgemäße Multiplexerzelle (1) einen Takteingangsanschluss (6) zum Zuführen eines Taktsignals (C¶0¶), dessen Frequenz gleich der Dateneingangsrate (f¶D¶) ist; einen ersten und einen zweiten Dateneingangsanschluss (2, 4) zum Zuführen eines ersten bzw. zweiten Eingangssignals (D¶0¶, D¶1¶) mit der Dateneingangsrate (f¶D¶); einen Datenausgangsanschluss (8) zum Ausgeben des Ausgangssignals (E) mit der Datenausgangsrate (f¶E¶); eine erste und eine zweite Master-Slave-Registerschaltung (22, 24), deren Eingänge mit dem ersten bzw. zweiten Dateneingangsanschluss (2, 4) und deren Takteingänge mit dem Takteingangsanschluss (6) verbunden sind, zum flankengesteuerten Ausgeben des ersten bzw. zweiten Eingangssignals (D¶0¶, D¶1¶); einer Verzögerungsschaltung (18), deren Eingang mit dem Ausgang der zweiten Master-Slave-Registerschaltung (24) und deren Takteingang mit dem Takteingangsanschluss (6) verbunden ist, zum verzögerten Ausgeben des zweiten Eingangssignals (D¶1¶), wobei die Verzögerung eine halbe Taktperiode des Taktsignals (C¶0¶) beträgt; und eine XOR-Gatterschaltung (20), deren erster Eingang mit dem Ausgang der ersten Master-Slave-Registerschaltung (22), deren zweiter Eingang mit dem Ausgang der ... A multiplexer cell ( 1 ) for converting an input signal (D0, D1) with a data input rate (fD) into an output signal (E) with a data output rate (fE), which in particular is twice the size of the data input rate, is proposed. For this purpose the multiplexer cell ( 1 ) according to the invention has a clock input connection ( 6 ) for supplying a clock signal (C0), the frequency of which is the same as the data input rate (fD), a first and a second data input connection ( 2, 4 ) for supplying a first or second input signal (D0, D1) at the data input rate (fD), a data output connection ( 6 ) for the output of the output signal (E) at the data output rate (fE), a first and a second master-slave register circuit ( 22, 24 ), the inputs of which are connected to the first or second data input connection ( 2, 4 ) and the clock inputs of which are connected to the clock input connection ( 6 ), for the flank controlled output of the first or second input signal (D0, D1), a delay circuit ( 18 ) the in