Driver circuit for matching clock signal phase e.g. in memory circuits has four series-connected transistors and two control inputs

The circuit includes a delay device with two control inputs, and comprising four series-connected transistors. The first control input is connected to the control input of the first transistor, and the second control input is connected to the control input of the fourth transistor. VDD is connected to a terminal of the first transistor, and GND is applied to a terminal of the second transistor. The signal output is connected to the other interconnected terminals of the second and third transistors. The matched clock signal (CLK1', CLK2') is available at the signal output. An Independent claim is also included for an electronic circuit for matching a first clock signal with a second clock signal. Elektronische Schaltung zum Ausgleichen einer Phasendifferenz zwischen einem ersten Taktsignal und einem zweiten Taktsignal, mit einer ersten Treiberschaltung, um das erste Taktsignal zu treiben, mit einer zweiten Treiberschaltung, um das zweite Taktsignal zu treiben, mit einem Phasendetektor zum Messen der Phasendifferenz zwischen dem ersten Taktsignal und dem zweiten Taktsignal, mit einer Regelschaltung, die mit dem Phasendetektor verbunden ist und die ein erstes Steuersignal und ein zweites Steuersignal zur Verfügung stellt, die in Abhängigkeit zu der Phasendifferenz stehen, und wobei die erste Treiberschaltung und die zweite Treiberschaltung jeweils einen ersten Steuereingang und einen zweiten Steuereingang aufweisen, wobei an den ersten Steuereingang der ersten Treiberschaltung das erste Steuersignal und an den zweiten Steuereingang der ersten Treiberschaltung das zweite Steuersignal angelegt ist, um abhängig von dem ersten und dem zweiten Steuersignal eine erste Signalverzögerung des zu treibenden ersten Taktsignals zu bewirken, und wobei an den ersten Steuereingang der zweiten Treiberschaltung das zweite Steuersignal und an den zweiten Steuereingang der zweiten Treiberschaltung das erste Steuersignal angelegt ist, um abhängig von dem ersten und dem zweiten Steuersignal eine zweite Signalverzögerung des zu treibenden zweiten Taktsignals zu bewirken, wobei die erste und die zweite Signalverzögerung so gewählt sind, dass das erste Taktsignal und das zweite ...