Condition detector for digital control signal uses two edge-triggered D-type flip-flops controlled by different clock signals for sampling control signal and controlling resettable flip-flop

The condition detector has two edge-triggered D-type flip-flops (10,11) controlled by different clock signals (CLKS,CLKA) for sampling a control signal (CKE) indicating the condition, coupled on the output side via respective pulse elements (12,13) to a resettable flip-flop (15), providing a feedbac...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser:	LE, THOAI-THAI, SCHAFFROTH, THILO, KUHNE, SEBASTIAN, KAISER, ROBERT
Format:	Patent
Sprache:	eng ; ger
Schlagworte:	BASIC ELECTRONIC CIRCUITRY ELECTRICITY PULSE TECHNIQUE
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Beschreibung
Zusammenfassung:	The condition detector has two edge-triggered D-type flip-flops (10,11) controlled by different clock signals (CLKS,CLKA) for sampling a control signal (CKE) indicating the condition, coupled on the output side via respective pulse elements (12,13) to a resettable flip-flop (15), providing a feedback signal for one of the memory elements. Ein Zustandsdetektor weist zwei von unterschiedlichen Taktsignalen (CLK_S, CLK_A) gesteuerte flankengetriggerte Speicherelemente (10, 11) auf, um das Steuersignal (CKE) dessen Zustände festzustellen sind, abzutasten. Ausgangsseitig sind jeweilige Impulsglieder (12, 13) nachgeschatet, die ausgangsseitig ein RS-Flipflop (15) steuern. Das RS-Flipflop (15) ist auf einen Freigabeeingang eines der flankengetriggerten Speicherelemente (11) rückgekoppelt. Durch den Zustandsdetektor ist eine fallende Flanke des Steuersignals (CKE) auch bei zueinander phasenverschobenen Taktsignalen (CLK_S, CLK_A) fehlerfrei möglich.