降低系统芯片测试时间的芯核联合测试方案

降低系统芯片测试时间的芯核联合测试方案

引入扩展的模式游程（x-PRL）编码技术，通过无关位的动态传播策略以提高测试数据压缩效率．在此基础上，将系统芯片的多个芯核测试集联合为单一的测试数据流，用x—PRL编码技术实施压缩，提出一种可重配置的串行扫描链结构，实现多核测试模式的联合应用．对嵌入6个大的ISCAS’89基准电路的样本系统芯片（SoC）应用建议的联合测试方案．结果表明，与传统芯核测试集独立压缩与应用技术相比，该方案不仅提高了测试数据的压缩性能，而且减少了扫描测试中的冗余移位和捕获周期，从而有效降低了SoC的测试应用时间．...

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Bibliographische Detailangaben
Veröffentlicht in:Shànghăi jiāotōng dàxué xuébào 2010, Vol.44 (2), p.223-228
1. Verfasser: 易茂祥 梁华国 王伟 张磊
Format: Artikel
Sprache:chi
Schlagworte:
测试应用时间
测试数据压缩
系统芯片
芯核联合
重配置
Online-Zugang:Volltext
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Beschreibung
Zusammenfassung:引入扩展的模式游程（x-PRL）编码技术，通过无关位的动态传播策略以提高测试数据压缩效率．在此基础上，将系统芯片的多个芯核测试集联合为单一的测试数据流，用x—PRL编码技术实施压缩，提出一种可重配置的串行扫描链结构，实现多核测试模式的联合应用．对嵌入6个大的ISCAS’89基准电路的样本系统芯片（SoC）应用建议的联合测试方案．结果表明，与传统芯核测试集独立压缩与应用技术相比，该方案不仅提高了测试数据的压缩性能，而且减少了扫描测试中的冗余移位和捕获周期，从而有效降低了SoC的测试应用时间．
ISSN:1006-2467