Développement d'un processeur durci sur architecture RISC-V pour applications en environnement sévère

Cette thèse explore le développement et la caractérisation du processeur HARV et de sa version HARV-SoC, spécifiquement conçus pour fonctionner dans des environnements hostiles. Elle commence par mettre en évidence les défis posés par les environnements hostiles, en particulier l'impact des radiations sur les dispositifs et systèmes électroniques. La thèse classe les environnements hostiles en environnements spatiaux, atmosphériques et artificiels, chacun ayant ses caractéristiques uniques.Dans les environnements de radiations artificielles, différentes installations expérimentales sont décrites, fournissant différents spectres de particules, notamment des neutrons, des protons et des champs mixtes. La thèse se penche sur les effets des radiations sur les dispositifs électroniques, couvrant les effets cumulatifs tels que la dose ionisante totale (TID) et les dommages par déplacement (DD), ainsi que les événements uniques entraînant des erreurs et des défaillances système.La recherche introduit l'architecture d'ensemble d'instructions (ISA) RISC-V en tant qu'architecture de processeur largement adoptée, connue pour son format d'instruction régulier, son décodage d'instructions économique et sa flexibilité modulaire. La thèse souligne l'importance de la fiabilité dans l'utilisation des processeurs dans des environnements hostiles et discute des techniques de détection et de correction d'erreurs, notamment la redondance spatiale, temporelle et informationnelle.Reconnaissant l'utilisation croissante des processeurs RISC-V dans des applications critiques, la thèse propose un résumé des travaux connexes, positionnant HARV-SoC dans le contexte des derniers développements. Elle se penche ensuite sur la mise en œuvre de HARV, la version initiale du processeur, mettant en avant la tolérance aux fautes au niveau de la microarchitecture. La protection des registres à l'aide de codes correcteurs d'erreurs et de la redondance modulaire triple est mise en évidence.Les travaux se poursuivent avec le développement d'un SoC à architecture multi-cycles, permettant des applications plus complexes tout en conservant des périphériques essentiels. Des simulations d'injection de fautes sont réalisées pour analyser de manière exhaustive les modèles de fautes. Pour préparer HARV-SoC aux expériences dans les accélérateurs de particules, des mécanismes d'observabilité sont introduits, permettant une analyse détaillée des erreurs au sein du processeur, en particulier avec les radiatio