Layout Optimization in VLSI Design

Layout Optimization in VLSI Design

Introduction The exponential scaling of feature sizes in semiconductor technologies has side-effects on layout optimization, related to effects such as inter­ connect delay, noise and crosstalk, signal integrity, parasitics effects, and power dissipation, that invalidate the assumptions that form th...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Weitere Verfasser: Bing Lu (HerausgeberIn), Ding-Zhu Du (HerausgeberIn), Sapatnekar, S. (HerausgeberIn)
Format: Elektronisch E-Book
Sprache:English
Veröffentlicht: New York, NY Springer US 2001
Ausgabe:1st ed. 2001
Schriftenreihe:Network Theory and Applications 8
Schlagworte:
Simulation and Modeling
Theory of Computation
Circuits and Systems
Computer-Aided Engineering (CAD, CAE) and Design
Electrical Engineering
Applications of Mathematics
Computer simulation
Computers
Electronic circuits
Computer-aided engineering
Electrical engineering
Applied mathematics
Engineering mathematics
VLSI
Entwurf
Online-Zugang:UBY01
URL des Eerstveröffentlichers
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!

Ähnliche Einträge

Ähnliche Einträge