VHDL-Synthese Entwurf digitaler Schaltungen und Systeme
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München [u.a.]
Oldenbourg
2000
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VHDL-SYNTHESE
ENTWURF DIGITALER SCHALTUNGEN UND SYSTEME
VON
PROF. DR. RER. NAT. JUERGEN REICHARDT
UND
PROF. DR.-ING. BERND SCHWARZ
FACHHOCHSCHULE HAMBURG
OLDENBOURG VERLAG MUENCHEN WIEN
INHALTSVERZEICHNIS
1 EINLEITUNG UND UEBERSICHT 1
1.1 MOTIVATION 1
1.2 ZIELE UND ORGANISATION DIESES BUCHES :.2
1.3 SYNTAXNOTATION 5
2 SYNTHESE EINFACHER SCHALTNETZE 7
2.1 ENTITY, ARCHITEKTUR UND SIGNALE 7
2.1.1 DEKLARATION UND VERWENDUNG LOKALER SIGNALE 10
2.1.2 RICHTUNGSMODI VON SIGNALSCHNITTSTELLEN 11
2.1.3 DEKLARATION VON BUSSIGNALEN 13
2.2 SIMULATION VON VHDL-ENTWUERFEN 13
2.3 SCHALTNETZE MIT BOOLE'SCHEN GLEICHUNGEN 16
2.4 SYNTHESE SELEKTIVER UND BEDINGTER SIGNALZUWEISUNGEN 19
2.5 UEBUNGSAUFGABEN 24
3 ENTWURF DIGITALER FUNKTIONSELEMENTE MIT PROZESSEN 27
3.1 PROZESSE 27
3.1.1 DEKLARATION UND AUSFUEHRUNG VON PROZESSEN 28
3.2 SCHALTNETZE MIT SEQUENTIELLEN ANWEISUNGEN 32
3.2.1 DIE CASE-ANWEISUNG 32
3.2.2 DIE IF-ANWEISUNG 36
3.2.3 SCHLEIFENKONSTRUKTE 39
3.2.3.1 FOR LOOP 40
3.2.3.2 WHILE LOOP 41
3.2.4 SIMULATIONSSPEZIFISCHE PROZESSE FUER TESTUMGEBUNGEN 43
3.3 EINFACHE SCHALTWERKE 45
3.3.1 D-FLIPFLOPS UND REGISTER 45
3.3.1.1 VHDL-BESCHREIBUNG MIT SIGNALEN 45
3.3.1.2 TESTBENCH ZUM D-FLIPFLOP .48
3.3.1.3 ENTWURF VON REGISTERN 49
3.3.1.4 VERWENDUNG VON VARIABLEN IN TAKTSYNCHRONEN PROZESSEN 50
3.3.2 JOHNSON-ZAEHLER MIT TAKTTEILER 52
VIII INHALTSVERZEICHNIS
3.3.3 PARAMETRISIERTES SCHIEBEREGISTER 54
3.4 ERZEUGUNG VON LATCHES 57
3.5 VERMEIDBARE SYNTHESEFEHLER 59
3.5.1 KOMBINATORISCHE SCHLEIFEN _. 59
3.5.2 FEHLVERHALTEN DURCH UNVOLLSTAENDIGE EMPFINDLICHKEITSLISTEN 61
3.6 SYNTHESERICHTLINIEN FUER SEQUENTIELLE UND KOMBINATORISCHE LOGIK 62
3.6.1 D-FLIPFLOPS UND REGISTER IN GETAKTETEN PROZESSEN 63
3.6.2 D-LATCHES UND KOMBINATORISCHE LOGIK 63
3.7 UEBUNGSAUFGABEN 64
4 TRI-STATE- UND DON'T-CARE-MODELLIERUNG. 71
4.1 DIE DATENTYPEN STD_ULOGIC UND STD_LOGIC 71
4.2 REALISIERUNG VON TRI-STATE AUSGANGSSTUFEN 74
4.3 DON'T-CARE WERTE ALS AUSGANGSSIGNAL 79
4.4 DON'T-CARE-WERTE ALS EINGANGSSIGNAL 81
4.5 KONVERSION DER DATENTYPEN BIT UND BIT_VECTOR 84
4.6 UEBUNGSAUFGABEN 86
5 ARITHMETIK UND SYNCHRONZAEHLER 89
5.1 ARITHMETIK-OPERATOREN UND ZUGEHOERIGE DATENTYPEN 89
5.2 KOMPARATOR SN74XX85 91
5.3 ENTWURF VON SYNCHRONZAEHLEM 94
5.4 ARITHMETIK MIT DEN DATENTYPEN SIGNED UND UNSIGNED 98
5.4.1 ENTWURF EINES KOMBINIERTEN ADDIERERS / SUBTRAHIERES 101
5.5 INTEGER-ARITHMETIK * 103
5.5.1 KONVERSIONSFUNKTIONEN ZWISCHEN ARITHMETISCHEN DATENTYPEN 106
5.5.1.1 KONVERSIONSFUNKTIONEN DES IEEE 1076.3 NUMERIC_STD 107
5.5.1.2 SYNOPSYS SPEZIFISCHE KONVERSIONEN 107
5.6 HINWEISE ZUR VERWENDUNG DER DATENTYPEN 110
5.7 UEBUNGSAUFGABEN 113
6 ENTWURF VON ZUSTANDSAUTOMATEN 117
6.1 AUTOMATEN VARIANTEN 117
INHALTSVERZEICHNIS IX
6.2 MOORE-AUTOMAT FUER EINE IMPULSFOLGENERKENNUNG 120
6.3 ENTWURFSBEISPIEL FUER EINEN MEALY-AUTOMATEN 124
6.4 VHDL-SYNTAXVARIANTEN 130
6.4.1 DIE ZWEI-PROZESS DARSTELLUNG 131
6.4.2 DIE MEHR-PROZESS-DARSTELLUNG 133
6.4.2.1 SCHNITTSTELLENSYNCHRONISATION 133
6.4.2.2 MASSNAHMEN ZUR TAKTFREQUENZERHOEHUNG 135
6.4.2.3 MASSNAHME ZUR REDUZIERUNG DER LATENZZEIT 137
6.4.3 DIE EIN-PROZESS-DARSTELLUNG 139
6.4.4 VERGLEICH DER SYNTAXVARIANTEN 140
6.5 ZUSTANDSCODIERUNG 141
6.5.1 STRATEGIEN DER ZUSTANDSCODIERUNG 142
6.5.2 UMSETZUNG DER ZUSTANDSCODIERUNG IN VHDL 143
6.5.3 AUSWIRKUNGEN DER ZUSTANDSCODIERUNG AUF DIE SYNTHESEERGEBNISSE 144
6.6 UEBUNGSAUFGABEN 147
7 STRUKTURELLER VHDL-ENTWURF 149
7.1 ZIELE UND METHODEN DER SYSTEMPARTITIONIERUNG 149
7.2 STRUKTURELLER ENTWURF MIT KOMPONENTEN UND BLOECKEN 152
7.2.1 STRUKTURELLER ENTWURF EINES 4 ZU 2 PRIORITAETSENCODERS 154
7.2.1.1 KOMPONENTENDEKLARATION 156
7.2.1.2 KOMPONENTENINSTANZIIERUNG UND PORT MAP ANWEISUNG 156
7.2.1.3 KONFIGURATION ZUR AUSWAHL VON MODELLARCHITEKTUREN 158
7.2.1.4 MODELLPARAMETRISIERUNG 159
7.2.1.5 ITERATIVE INSTANZIIERUNG 161
7.2.2 ENTWURF EINER SKALIERBAREN ADDIER/SUBTRAHIER-EINHEIT 163
7.2.3 KOPPLUNG VON SIGNALEN IN STRUKTURELLEN VHDL-BESCHREIBUNGEN 168
7.3 BLOCKSTRUKTURIERUNG IN ARCHITEKTUREN 170
7.4 STRUKTURIERUNG MIT UNTERPROGRAMMEN 172
7.4.1 LOKALE PROZEDUREN UND FUNKTIONEN 172
7.4.2 DEFINITION UND EINSAETZ VON PACKAGES 177
7.5 HERSTELLERSPEZIFISCHE KOMPONENTEN UND KOMPONENTENGENERATOREN 179
7.5.1 INSTANZIIERUNG VON HERSTELLERSPEZIFISCHEN BIBLIOTHEKSKOMPONENTEN
180
7.5.2 KOMPONENTENGENERATOREN 182
X INHALTSVERZEICHNIS
7.5.3 INSTANZIIERUNG VON RAM-ZELLEN 184
7.6 UNTERSTUETZUNG DURCH SYNTHESEWERKZEUGE 188
7.7 UEBUNGSAUFGABEN 190
8 SYNTHESEFAEHIGER VHDL-ENTWURF EINES MIKROPROZESSORS 193
8.1 SPEZIFIKATION DER PROZESSORFUNKTIONEN 193
8.2 STRUKTUR DES MIKROPROZESSORS 198
8.3 ENTWURF DER VHDL-KOMPONENTEN 200
8.3.1 DEFINITION EINES PACKAGE 200
8.3.2 ENTWURF EINER ARITHMETISCH LOGISCHEN EINHEIT (ALU) 201
8.3.3 ENTWURF EINES AKKUMULATOR- UND FLAG-REGISTERS 203
8.3.4 TESTUMGEBUNG FUER ALU UND AKKUMULATOR-FLAG-REGISTER 205
8.3.5 ENTWURF VON INSTRUKTIONSREGISTER, PROGRAMMZAEHLER UND
ADRESSMULTIPLEXER.2O7
8.3.6 ENTWURF DES STEUERWERKS 210
8.4 STRUKTURELLER ENTWURF DER CPU 216
8.5 ENTWURF EINER TESTUMGEBUNG 217
8.5.1 VERHALTENSMODELL EINES RAMS 218
8.5.2 TEST DES GESAMTSYSTEMS 222
9 ANHANG 227
9.1 HINWEISE ZUR VERWENDUNG DES VHDL-SIMULATORS PEAKVHDL 227
9.1.1 UEBERSICHT 227
9.1.2 HILFESYSTEM 228
9.1.3 ENTWICKLUNGSABLAUF 228
9.2 LISTE DER VHDL-SCHLUESSELWORTE 233
9.3 LOESUNGEN ZU DEN UEBUNGSAUFGABEN .-. 233
10 VHDL-SYNTAXUEBERSICHT UND BIBLIOTHEKEN 259
11 LITERATURVERZEICHNIS 269
12 SACHREGISTER 273 |
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