SEMICONDUCTOR PACKAGES WITH WETTABLE FLANKS AND RELATED METHODS
Implementations of a leadframe for a semiconductor package may include a half-etched gate lead directly coupled to a gate tie bar; a half-etched source lead directly coupled to a source tie bar; and a die flag directly coupled to at least two die flag tie bars. The gate tie bar and the source tie ba...
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|---|---|
| Format: | Patent |
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| creator | THEN, Nam Khong CHEW, Chee Hiong LER, Hui Min CELAYA, Phillip |
| description | Implementations of a leadframe for a semiconductor package may include a half-etched gate lead directly coupled to a gate tie bar; a half-etched source lead directly coupled to a source tie bar; and a die flag directly coupled to at least two die flag tie bars. The gate tie bar and the source tie bar may be configured to enable electroplating of a flank of the half-etched gate lead and the half-etched source lead.
Des modes de réalisation d'une grille de connexion pour un boîtier à semi-conducteurs peuvent comprendre un fil de grille semi-gravé directement couplé à une barre de liaison de grille ; un fil de source semi-gravé directement couplé à une barre de liaison de source ; et un drapeau de puce directement couplé à au moins deux barres de liaison de drapeau de puce. La barre de liaison de grille et la barre de liaison de source peuvent être configurées pour permettre l'électrodéposition d'un flanc du fil de grille semi-gravé et du fil de source semi-gravé. |
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Des modes de réalisation d'une grille de connexion pour un boîtier à semi-conducteurs peuvent comprendre un fil de grille semi-gravé directement couplé à une barre de liaison de grille ; un fil de source semi-gravé directement couplé à une barre de liaison de source ; et un drapeau de puce directement couplé à au moins deux barres de liaison de drapeau de puce. La barre de liaison de grille et la barre de liaison de source peuvent être configurées pour permettre l'électrodéposition d'un flanc du fil de grille semi-gravé et du fil de source semi-gravé.</description><language>eng ; fre</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2025</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20250123&DB=EPODOC&CC=WO&NR=2025019050A1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25542,76516</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20250123&DB=EPODOC&CC=WO&NR=2025019050A1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>THEN, Nam Khong</creatorcontrib><creatorcontrib>CHEW, Chee Hiong</creatorcontrib><creatorcontrib>LER, Hui Min</creatorcontrib><creatorcontrib>CELAYA, Phillip</creatorcontrib><title>SEMICONDUCTOR PACKAGES WITH WETTABLE FLANKS AND RELATED METHODS</title><description>Implementations of a leadframe for a semiconductor package may include a half-etched gate lead directly coupled to a gate tie bar; a half-etched source lead directly coupled to a source tie bar; and a die flag directly coupled to at least two die flag tie bars. The gate tie bar and the source tie bar may be configured to enable electroplating of a flank of the half-etched gate lead and the half-etched source lead.
Des modes de réalisation d'une grille de connexion pour un boîtier à semi-conducteurs peuvent comprendre un fil de grille semi-gravé directement couplé à une barre de liaison de grille ; un fil de source semi-gravé directement couplé à une barre de liaison de source ; et un drapeau de puce directement couplé à au moins deux barres de liaison de drapeau de puce. La barre de liaison de grille et la barre de liaison de source peuvent être configurées pour permettre l'électrodéposition d'un flanc du fil de grille semi-gravé et du fil de source semi-gravé.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2025</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZLAPdvX1dPb3cwl1DvEPUghwdPZ2dHcNVgj3DPFQCHcNCXF08nFVcPNx9PMOVnD0c1EIcvVxDHF1UfB1DfHwdwnmYWBNS8wpTuWF0twMym6uIc4euqkF-fGpxQWJyal5qSXx4f5GBkamBoaWBqYGjobGxKkCADCOKz8</recordid><startdate>20250123</startdate><enddate>20250123</enddate><creator>THEN, Nam Khong</creator><creator>CHEW, Chee Hiong</creator><creator>LER, Hui Min</creator><creator>CELAYA, Phillip</creator><scope>EVB</scope></search><sort><creationdate>20250123</creationdate><title>SEMICONDUCTOR PACKAGES WITH WETTABLE FLANKS AND RELATED METHODS</title><author>THEN, Nam Khong ; CHEW, Chee Hiong ; LER, Hui Min ; CELAYA, Phillip</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_WO2025019050A13</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; fre</language><creationdate>2025</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>THEN, Nam Khong</creatorcontrib><creatorcontrib>CHEW, Chee Hiong</creatorcontrib><creatorcontrib>LER, Hui Min</creatorcontrib><creatorcontrib>CELAYA, Phillip</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>THEN, Nam Khong</au><au>CHEW, Chee Hiong</au><au>LER, Hui Min</au><au>CELAYA, Phillip</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>SEMICONDUCTOR PACKAGES WITH WETTABLE FLANKS AND RELATED METHODS</title><date>2025-01-23</date><risdate>2025</risdate><abstract>Implementations of a leadframe for a semiconductor package may include a half-etched gate lead directly coupled to a gate tie bar; a half-etched source lead directly coupled to a source tie bar; and a die flag directly coupled to at least two die flag tie bars. The gate tie bar and the source tie bar may be configured to enable electroplating of a flank of the half-etched gate lead and the half-etched source lead.
Des modes de réalisation d'une grille de connexion pour un boîtier à semi-conducteurs peuvent comprendre un fil de grille semi-gravé directement couplé à une barre de liaison de grille ; un fil de source semi-gravé directement couplé à une barre de liaison de source ; et un drapeau de puce directement couplé à au moins deux barres de liaison de drapeau de puce. La barre de liaison de grille et la barre de liaison de source peuvent être configurées pour permettre l'électrodéposition d'un flanc du fil de grille semi-gravé et du fil de source semi-gravé.</abstract><oa>free_for_read</oa></addata></record> |
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