BYTE STREAM PROCESSING PIPELINE FOR A HARDWARE INTEGRATED CIRCUIT

Methods and systems, including computer-readable media, are described for a byte stream processing pipeline using an instruction set architecture for a hardware integrated circuit. The byte stream pipeline is used to access memory banks of a compute tile of the circuit based on an instruction executed at the tile. An opcode is identified in the instruction. The opcode indicates an operation to access memory banks of a memory at the tile. From the opcode, a byte addressing sequence is generated to access different lengths of contiguous bytes that are stored at the banks. Based on the byte addressing sequence, multiple byte-addressable memory accesses are performed at the memory to obtain a plurality of input vectors from the memory banks. L'invention concerne des procédés et des systèmes, y compris des supports lisibles par ordinateur, pour un pipeline de traitement de flux d'octets utilisant une architecture de jeu d'instructions pour un circuit intégré matériel. Le pipeline de flux d'octets est utilisé pour accéder à des banques de mémoire d'un pavé de calcul du circuit sur la base d'une instruction exécutée au niveau du pavé. Un code opération est identifié dans l'instruction. Le code opération indique une opération pour accéder à des banques de mémoire d'une mémoire au niveau du pavé. À partir du code opération, une séquence d'adressage d'octets est générée pour accéder à différentes longueurs d'octets contigus qui sont stockés au niveau des banques. Sur la base de la séquence d'adressage d'octets, de multiples accès mémoire adressables par octet sont effectués au niveau de la mémoire pour obtenir une pluralité de vecteurs d'entrée à partir des banques de mémoire.