PERFORMING STORAGE-FREE INSTRUCTION CACHE HIT PREDICTION IN A PROCESSOR

Performing storage-free instruction cache hit prediction is disclosed herein. In some aspects, a processor comprises an instruction cache hit prediction circuit that is configured to detect that a first access by a branch predictor circuit to a branch target buffer (BTB) for a first instruction in an instruction stream results in a miss on the BTB. In response to detecting the miss, the instruction cache hit prediction circuit is further configured to generate a first instruction cache prefetch request for the first instruction. The instruction cache hit prediction circuit is also configured to transmit the first instruction cache prefetch request to a prefetcher circuit. L'invention concerne la réalisation d'une prédiction de succès de mémoire cache d'instructions sans stockage. Selon certains aspects, un processeur comprend un circuit de prédiction de succès de mémoire cache d'instructions qui est configuré pour détecter qu'un premier accès par un circuit prédicteur de branchement à une mémoire tampon cible de branchement (BTB) pour une première instruction dans un flux d'instructions conduit à un défaut sur le BTB. En réponse à la détection du défaut, le circuit de prédiction de succès de mémoire cache d'instructions est en outre configuré pour générer une première demande de prélecture de mémoire cache d'instruction pour la première instruction. Le circuit de prédiction de succès de mémoire cache d'instructions est également configuré pour transmettre la première demande de prélecture de mémoire cache d'instructions à un circuit de prélecture.